ghc/compiler/nativeGen/RegAllocInfo.lhs

   1 %
   2 % (c) The AQUA Project, Glasgow University, 1996-1998
   3 %
   4 \section[RegAllocInfo]{Machine-specific info used for register allocation}
   5
   6 The (machine-independent) allocator itself is in @AsmRegAlloc@.
   7
   8 \begin{code}
   9 #include "nativeGen/NCG.h"
  10
  11 module RegAllocInfo (
  12         RegUsage(..),
  13         noUsage,
  14         regUsage,
  15         InsnFuture(..),
  16         insnFuture,
  17
  18         loadReg,
  19         patchRegs,
  20         spillReg,
  21         findReservedRegs,
  22
  23         RegSet,
  24         regSetFromList,
  25         regSetToList,
  26         isEmptyRegSet,
  27         emptyRegSet,
  28         eqRegSets,
  29         filterRegSet,
  30         unitRegSet,
  31         elemRegSet,
  32         unionRegSets,
  33         minusRegSets,
  34         intersectionRegSets
  35     ) where
  36
  37 #include "HsVersions.h"
  38
  39 import List             ( sort )
  40 import MachMisc
  41 import MachRegs
  42 import Stix             ( DestInfo(..) )
  43 import CLabel           ( isAsmTemp, CLabel{-instance Ord-} )
  44 import FiniteMap        ( addToFM, lookupFM, FiniteMap )
  45 import Outputable
  46 import Constants        ( rESERVED_C_STACK_BYTES )
  47 import Unique           ( Unique, Uniquable(..) )
  48 import FastTypes
  49
  50 \end{code}
  51
  52 %************************************************************************
  53 %*                                                                      *
  54 \subsection{Sets of registers}
  55 %*                                                                      *
  56 %************************************************************************
  57
  58 \begin{code}
  59
  60 -- Blargh.  Use ghc stuff soon!  Or: perhaps that's not such a good
  61 -- idea.  Most of these sets are either empty or very small, and it
  62 -- might be that the overheads of the FiniteMap based set implementation
  63 -- is a net loss.  The same might be true of FeSets.
  64
  65 newtype RegSet = MkRegSet [Reg]
  66
  67 regSetFromList xs
  68    = MkRegSet (nukeDups (sort xs))
  69      where nukeDups :: [Reg] -> [Reg]
  70            nukeDups []  = []
  71            nukeDups [x] = [x]
  72            nukeDups (x:y:xys)
  73               = if x == y then nukeDups (y:xys)
  74                           else x : nukeDups (y:xys)
  75
  76 regSetToList   (MkRegSet xs)                 = xs
  77 isEmptyRegSet  (MkRegSet xs)                 = null xs
  78 emptyRegSet                                  = MkRegSet []
  79 eqRegSets      (MkRegSet xs1) (MkRegSet xs2) = xs1 == xs2
  80 unitRegSet x                                 = MkRegSet [x]
  81 filterRegSet p (MkRegSet xs)                 = MkRegSet (filter p xs)
  82
  83 elemRegSet x (MkRegSet xs)
  84    = f xs
  85      where
  86         f []     = False
  87         f (y:ys) | x == y    = True
  88                  | x < y     = False
  89                  | otherwise = f ys
  90
  91 unionRegSets (MkRegSet xs1) (MkRegSet xs2)
  92    = MkRegSet (f xs1 xs2)
  93      where
  94         f [] bs = bs
  95         f as [] = as
  96         f (a:as) (b:bs)
  97            | a < b      = a : f as (b:bs)
  98            | a > b      = b : f (a:as) bs
  99            | otherwise  = a : f as bs
 100
 101 minusRegSets (MkRegSet xs1) (MkRegSet xs2)
 102    = MkRegSet (f xs1 xs2)
 103      where
 104         f [] bs = []
 105         f as [] = as
 106         f (a:as) (b:bs)
 107            | a < b      = a : f as (b:bs)
 108            | a > b      = f (a:as) bs
 109            | otherwise  = f as bs
 110
 111 intersectionRegSets (MkRegSet xs1) (MkRegSet xs2)
 112    = MkRegSet (f xs1 xs2)
 113      where
 114         f [] bs = []
 115         f as [] = []
 116         f (a:as) (b:bs)
 117            | a < b      = f as (b:bs)
 118            | a > b      = f (a:as) bs
 119            | otherwise  = a : f as bs
 120 \end{code}
 121
 122 %************************************************************************
 123 %*                                                                      *
 124 \subsection{@RegUsage@ type; @noUsage@, @endUsage@, @regUsage@ functions}
 125 %*                                                                      *
 126 %************************************************************************
 127
 128 @regUsage@ returns the sets of src and destination registers used by a
 129 particular instruction.  Machine registers that are pre-allocated to
 130 stgRegs are filtered out, because they are uninteresting from a
 131 register allocation standpoint.  (We wouldn't want them to end up on
 132 the free list!)  As far as we are concerned, the fixed registers
 133 simply don't exist (for allocation purposes, anyway).
 134
 135 regUsage doesn't need to do any trickery for jumps and such.  Just
 136 state precisely the regs read and written by that insn.  The
 137 consequences of control flow transfers, as far as register allocation
 138 goes, are taken care of by @insnFuture@.
 139
 140 \begin{code}
 141 data RegUsage = RU RegSet RegSet
 142
 143 noUsage :: RegUsage
 144 noUsage  = RU emptyRegSet emptyRegSet
 145
 146 regUsage :: Instr -> RegUsage
 147
 148 interesting (VirtualRegI _)  = True
 149 interesting (VirtualRegF _)  = True
 150 interesting (VirtualRegD _)  = True
 151 interesting (RealReg i)      = isFastTrue (freeReg i)
 152
 153 #if alpha_TARGET_ARCH
 154
 155 regUsage instr = case instr of
 156     LD B reg addr       -> usage (regAddr addr, [reg, t9])
 157     LD Bu reg addr      -> usage (regAddr addr, [reg, t9])
 158 --  LD W reg addr       -> usage (regAddr addr, [reg, t9]) : UNUSED
 159 --  LD Wu reg addr      -> usage (regAddr addr, [reg, t9]) : UNUSED
 160     LD sz reg addr      -> usage (regAddr addr, [reg])
 161     LDA reg addr        -> usage (regAddr addr, [reg])
 162     LDAH reg addr       -> usage (regAddr addr, [reg])
 163     LDGP reg addr       -> usage (regAddr addr, [reg])
 164     LDI sz reg imm      -> usage ([], [reg])
 165     ST B reg addr       -> usage (reg : regAddr addr, [t9, t10])
 166 --  ST W reg addr       -> usage (reg : regAddr addr, [t9, t10]) : UNUSED
 167     ST sz reg addr      -> usage (reg : regAddr addr, [])
 168     CLR reg             -> usage ([], [reg])
 169     ABS sz ri reg       -> usage (regRI ri, [reg])
 170     NEG sz ov ri reg    -> usage (regRI ri, [reg])
 171     ADD sz ov r1 ar r2  -> usage (r1 : regRI ar, [r2])
 172     SADD sz sc r1 ar r2 -> usage (r1 : regRI ar, [r2])
 173     SUB sz ov r1 ar r2  -> usage (r1 : regRI ar, [r2])
 174     SSUB sz sc r1 ar r2 -> usage (r1 : regRI ar, [r2])
 175     MUL sz ov r1 ar r2  -> usage (r1 : regRI ar, [r2])
 176     DIV sz un r1 ar r2  -> usage (r1 : regRI ar, [r2, t9, t10, t11, t12])
 177     REM sz un r1 ar r2  -> usage (r1 : regRI ar, [r2, t9, t10, t11, t12])
 178     NOT ri reg          -> usage (regRI ri, [reg])
 179     AND r1 ar r2        -> usage (r1 : regRI ar, [r2])
 180     ANDNOT r1 ar r2     -> usage (r1 : regRI ar, [r2])
 181     OR r1 ar r2         -> usage (r1 : regRI ar, [r2])
 182     ORNOT r1 ar r2      -> usage (r1 : regRI ar, [r2])
 183     XOR r1 ar r2        -> usage (r1 : regRI ar, [r2])
 184     XORNOT r1 ar r2     -> usage (r1 : regRI ar, [r2])
 185     SLL r1 ar r2        -> usage (r1 : regRI ar, [r2])
 186     SRL r1 ar r2        -> usage (r1 : regRI ar, [r2])
 187     SRA r1 ar r2        -> usage (r1 : regRI ar, [r2])
 188     ZAP r1 ar r2        -> usage (r1 : regRI ar, [r2])
 189     ZAPNOT r1 ar r2     -> usage (r1 : regRI ar, [r2])
 190     CMP co r1 ar r2     -> usage (r1 : regRI ar, [r2])
 191     FCLR reg            -> usage ([], [reg])
 192     FABS r1 r2          -> usage ([r1], [r2])
 193     FNEG sz r1 r2       -> usage ([r1], [r2])
 194     FADD sz r1 r2 r3    -> usage ([r1, r2], [r3])
 195     FDIV sz r1 r2 r3    -> usage ([r1, r2], [r3])
 196     FMUL sz r1 r2 r3    -> usage ([r1, r2], [r3])
 197     FSUB sz r1 r2 r3    -> usage ([r1, r2], [r3])
 198     CVTxy sz1 sz2 r1 r2 -> usage ([r1], [r2])
 199     FCMP sz co r1 r2 r3 -> usage ([r1, r2], [r3])
 200     FMOV r1 r2          -> usage ([r1], [r2])
 201
 202
 203     -- We assume that all local jumps will be BI/BF/BR.  JMP must be out-of-line.
 204     BI cond reg lbl     -> usage ([reg], [])
 205     BF cond reg lbl     -> usage ([reg], [])
 206     JMP reg addr hint   -> RU (mkRegSet (filter interesting (regAddr addr))) freeRegSet
 207
 208     BSR _ n             -> RU (argRegSet n) callClobberedRegSet
 209     JSR reg addr n      -> RU (argRegSet n) callClobberedRegSet
 210
 211     _                   -> noUsage
 212
 213   where
 214     usage (src, dst) = RU (mkRegSet (filter interesting src))
 215                           (mkRegSet (filter interesting dst))
 216
 217     interesting (FixedReg _) = False
 218     interesting _ = True
 219
 220     regAddr (AddrReg r1)      = [r1]
 221     regAddr (AddrRegImm r1 _) = [r1]
 222     regAddr (AddrImm _)       = []
 223
 224     regRI (RIReg r) = [r]
 225     regRI  _    = []
 226
 227 #endif {- alpha_TARGET_ARCH -}
 228 -- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
 229 #if i386_TARGET_ARCH
 230
 231 regUsage instr = case instr of
 232     MOV    sz src dst   -> usageRW src dst
 233     MOVZxL sz src dst   -> usageRW src dst
 234     MOVSxL sz src dst   -> usageRW src dst
 235     LEA    sz src dst   -> usageRW src dst
 236     ADD    sz src dst   -> usageRM src dst
 237     SUB    sz src dst   -> usageRM src dst
 238     IMUL   sz src dst   -> usageRM src dst
 239     IMUL64    sd1 sd2   -> mkRU [sd1,sd2] [sd1,sd2]
 240     MUL    sz src dst   -> usageRM src dst
 241     IQUOT  sz src dst   -> usageRM src dst
 242     IREM   sz src dst   -> usageRM src dst
 243     QUOT   sz src dst   -> usageRM src dst
 244     REM    sz src dst   -> usageRM src dst
 245     AND    sz src dst   -> usageRM src dst
 246     OR     sz src dst   -> usageRM src dst
 247     XOR    sz src dst   -> usageRM src dst
 248     NOT    sz op        -> usageM op
 249     NEGI   sz op        -> usageM op
 250     SHL    sz imm dst   -> usageM dst
 251     SAR    sz imm dst   -> usageM dst
 252     SHR    sz imm dst   -> usageM dst
 253     BT     sz imm src   -> mkRU (use_R src) []
 254
 255     PUSH   sz op        -> mkRU (use_R op) []
 256     POP    sz op        -> mkRU [] (def_W op)
 257     TEST   sz src dst   -> mkRU (use_R src ++ use_R dst) []
 258     CMP    sz src dst   -> mkRU (use_R src ++ use_R dst) []
 259     SETCC  cond op      -> mkRU [] (def_W op)
 260     JXX    cond lbl     -> mkRU [] []
 261     JMP    dsts op      -> mkRU (use_R op) []
 262     CALL   (Left imm)   -> mkRU [] callClobberedRegs
 263     CALL   (Right reg)  -> mkRU [reg] callClobberedRegs
 264     CLTD                -> mkRU [eax] [edx]
 265     NOP                 -> mkRU [] []
 266
 267     GMOV   src dst      -> mkRU [src] [dst]
 268     GLD    sz src dst   -> mkRU (use_EA src) [dst]
 269     GST    sz src dst   -> mkRU (src : use_EA dst) []
 270
 271     GLDZ   dst          -> mkRU [] [dst]
 272     GLD1   dst          -> mkRU [] [dst]
 273
 274     GFTOI  src dst      -> mkRU [src] [dst]
 275     GDTOI  src dst      -> mkRU [src] [dst]
 276
 277     GITOF  src dst      -> mkRU [src] [dst]
 278     GITOD  src dst      -> mkRU [src] [dst]
 279
 280     GADD   sz s1 s2 dst -> mkRU [s1,s2] [dst]
 281     GSUB   sz s1 s2 dst -> mkRU [s1,s2] [dst]
 282     GMUL   sz s1 s2 dst -> mkRU [s1,s2] [dst]
 283     GDIV   sz s1 s2 dst -> mkRU [s1,s2] [dst]
 284
 285     GCMP   sz src1 src2 -> mkRU [src1,src2] []
 286     GABS   sz src dst   -> mkRU [src] [dst]
 287     GNEG   sz src dst   -> mkRU [src] [dst]
 288     GSQRT  sz src dst   -> mkRU [src] [dst]
 289     GSIN   sz src dst   -> mkRU [src] [dst]
 290     GCOS   sz src dst   -> mkRU [src] [dst]
 291     GTAN   sz src dst   -> mkRU [src] [dst]
 292
 293     COMMENT _           -> noUsage
 294     SEGMENT _           -> noUsage
 295     LABEL   _           -> noUsage
 296     ASCII   _ _         -> noUsage
 297     DATA    _ _         -> noUsage
 298     DELTA   _           -> noUsage
 299     _                   -> pprPanic "regUsage(x86)" empty
 300
 301  where
 302     -- 2 operand form; first operand Read; second Written
 303     usageRW :: Operand -> Operand -> RegUsage
 304     usageRW op (OpReg reg) = mkRU (use_R op) [reg]
 305     usageRW op (OpAddr ea) = mkRU (use_R op ++ use_EA ea) []
 306
 307     -- 2 operand form; first operand Read; second Modified
 308     usageRM :: Operand -> Operand -> RegUsage
 309     usageRM op (OpReg reg) = mkRU (use_R op ++ [reg]) [reg]
 310     usageRM op (OpAddr ea) = mkRU (use_R op ++ use_EA ea) []
 311
 312     -- 1 operand form; operand Modified
 313     usageM :: Operand -> RegUsage
 314     usageM (OpReg reg)    = mkRU [reg] [reg]
 315     usageM (OpAddr ea)    = mkRU (use_EA ea) []
 316
 317     -- Registers defd when an operand is written.
 318     def_W (OpReg reg)  = [reg]
 319     def_W (OpAddr ea)  = []
 320
 321     -- Registers used when an operand is read.
 322     use_R (OpReg reg)  = [reg]
 323     use_R (OpImm imm)  = []
 324     use_R (OpAddr ea)  = use_EA ea
 325
 326     -- Registers used to compute an effective address.
 327     use_EA (ImmAddr _ _)                           = []
 328     use_EA (AddrBaseIndex Nothing  Nothing      _) = []
 329     use_EA (AddrBaseIndex (Just b) Nothing      _) = [b]
 330     use_EA (AddrBaseIndex Nothing  (Just (i,_)) _) = [i]
 331     use_EA (AddrBaseIndex (Just b) (Just (i,_)) _) = [b,i]
 332
 333     mkRU src dst = RU (regSetFromList (filter interesting src))
 334                       (regSetFromList (filter interesting dst))
 335
 336 #endif {- i386_TARGET_ARCH -}
 337 -- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
 338 #if sparc_TARGET_ARCH
 339
 340 regUsage instr = case instr of
 341     LD    sz addr reg   -> usage (regAddr addr, [reg])
 342     ST    sz reg addr   -> usage (reg : regAddr addr, [])
 343     ADD   x cc r1 ar r2 -> usage (r1 : regRI ar, [r2])
 344     SUB   x cc r1 ar r2 -> usage (r1 : regRI ar, [r2])
 345     UMUL    cc r1 ar r2 -> usage (r1 : regRI ar, [r2])
 346     SMUL    cc r1 ar r2 -> usage (r1 : regRI ar, [r2])
 347     RDY   rd            -> usage ([], [rd])
 348     AND   b r1 ar r2    -> usage (r1 : regRI ar, [r2])
 349     ANDN  b r1 ar r2    -> usage (r1 : regRI ar, [r2])
 350     OR    b r1 ar r2    -> usage (r1 : regRI ar, [r2])
 351     ORN   b r1 ar r2    -> usage (r1 : regRI ar, [r2])
 352     XOR   b r1 ar r2    -> usage (r1 : regRI ar, [r2])
 353     XNOR  b r1 ar r2    -> usage (r1 : regRI ar, [r2])
 354     SLL   r1 ar r2      -> usage (r1 : regRI ar, [r2])
 355     SRL   r1 ar r2      -> usage (r1 : regRI ar, [r2])
 356     SRA   r1 ar r2      -> usage (r1 : regRI ar, [r2])
 357     SETHI imm reg       -> usage ([], [reg])
 358     FABS  s r1 r2       -> usage ([r1], [r2])
 359     FADD  s r1 r2 r3    -> usage ([r1, r2], [r3])
 360     FCMP  e s r1 r2     -> usage ([r1, r2], [])
 361     FDIV  s r1 r2 r3    -> usage ([r1, r2], [r3])
 362     FMOV  s r1 r2       -> usage ([r1], [r2])
 363     FMUL  s r1 r2 r3    -> usage ([r1, r2], [r3])
 364     FNEG  s r1 r2       -> usage ([r1], [r2])
 365     FSQRT s r1 r2       -> usage ([r1], [r2])
 366     FSUB  s r1 r2 r3    -> usage ([r1, r2], [r3])
 367     FxTOy s1 s2 r1 r2   -> usage ([r1], [r2])
 368
 369     -- We assume that all local jumps will be BI/BF.  JMP must be out-of-line.
 370     JMP   dst addr      -> usage (regAddr addr, [])
 371
 372     CALL  _ n True      -> noUsage
 373     CALL  _ n False     -> usage (argRegs n, callClobberedRegs)
 374
 375     _                   -> noUsage
 376   where
 377     usage (src, dst) = RU (regSetFromList (filter interesting src))
 378                           (regSetFromList (filter interesting dst))
 379
 380     regAddr (AddrRegReg r1 r2) = [r1, r2]
 381     regAddr (AddrRegImm r1 _)  = [r1]
 382
 383     regRI (RIReg r) = [r]
 384     regRI  _    = []
 385
 386 #endif {- sparc_TARGET_ARCH -}
 387 \end{code}
 388
 389
 390 %************************************************************************
 391 %*                                                                      *
 392 \subsection{Free, reserved, call-clobbered, and argument registers}
 393 %*                                                                      *
 394 %************************************************************************
 395
 396 @freeRegs@ is the list of registers we can use in register allocation.
 397 @freeReg@ (below) says if a particular register is free.
 398
 399 With a per-instruction clobber list, we might be able to get some of
 400 these back, but it's probably not worth the hassle.
 401
 402 @callClobberedRegs@ ... the obvious.
 403
 404 @argRegs@: assuming a call with N arguments, what registers will be
 405 used to hold arguments?  (NB: it doesn't know whether the arguments
 406 are integer or floating-point...)
 407
 408 findReservedRegs tells us which regs can be used as spill temporaries.
 409 The list of instructions for which we are attempting allocation is
 410 supplied.  This is so that we can (at least for x86) examine it to
 411 discover which registers are being used in a fixed way -- for example,
 412 %eax and %edx are used by integer division, so they can't be used as
 413 spill temporaries.  However, most instruction lists don't do integer
 414 division, so we don't want to rule them out altogether.
 415
 416 findReservedRegs returns not a list of spill temporaries, but a list
 417 of list of them.  This is so that the allocator can attempt allocating
 418 with at first no spill temps, then if that fails, increasing numbers.
 419 For x86 it is important that we minimise the number of regs reserved
 420 as spill temporaries, since there are so few.  For Alpha and Sparc
 421 this isn't a concern; we just ignore the supplied code list and return
 422 a singleton list which we know will satisfy all spill demands.
 423
 424 \begin{code}
 425 findReservedRegs :: [Instr] -> [[Reg]]
 426 findReservedRegs instrs
 427 #if alpha_TARGET_ARCH
 428   = --[[NCG_Reserved_I1, NCG_Reserved_I2,
 429     --  NCG_Reserved_F1, NCG_Reserved_F2]]
 430     error "findReservedRegs: alpha"
 431 #endif
 432 #if sparc_TARGET_ARCH
 433   = [[NCG_SpillTmp_I1, NCG_SpillTmp_I2,
 434       NCG_SpillTmp_D1, NCG_SpillTmp_D2,
 435       NCG_SpillTmp_F1, NCG_SpillTmp_F2]]
 436 #endif
 437 #if i386_TARGET_ARCH
 438   -- We can use %fake4 and %fake5 safely for float temps.
 439   -- Int regs are more troublesome.  Only %ecx and %edx are
 440   -- definitely.  At a pinch, we also could bag %eax if there
 441   -- are no ccalls, but so far we've never encountered
 442   -- a situation where three integer temporaries are necessary.
 443   --
 444   -- Because registers are in short supply on x86, we give the
 445   -- allocator a whole bunch of possibilities, starting with zero
 446   -- temporaries and working up to all that are available.  This
 447   -- is inefficient, but spills are pretty rare, so we don't care
 448   -- if the register allocator has to try half a dozen or so possibilities
 449   -- before getting to one that works.
 450   = let f1 = fake5
 451         f2 = fake4
 452         intregs_avail
 453            = [ecx, edx]
 454         possibilities
 455            = case intregs_avail of
 456                 [i1] -> [ [], [i1], [f1], [i1,f1], [f1,f2],
 457                           [i1,f1,f2] ]
 458
 459                 [i1,i2] -> [ [], [i1], [f1], [i1,i2], [i1,f1], [f1,f2],
 460                              [i1,i2,f1], [i1,f1,f2], [i1,i2,f1,f2] ]
 461     in
 462         possibilities
 463 #endif
 464 \end{code}
 465
 466 %************************************************************************
 467 %*                                                                      *
 468 \subsection{@InsnFuture@ type; @insnFuture@ function}
 469 %*                                                                      *
 470 %************************************************************************
 471
 472 @insnFuture@ indicates the places we could get to following the
 473 current instruction.  This is used by the register allocator to
 474 compute the flow edges between instructions.
 475
 476 \begin{code}
 477 data InsnFuture
 478    = NoFuture              -- makes a non-local jump; for the purposes of
 479                            -- register allocation, it exits our domain
 480    | Next                  -- falls through to next insn
 481    | Branch CLabel         -- unconditional branch to the label
 482    | NextOrBranch CLabel   -- conditional branch to the label
 483    | MultiFuture [CLabel]  -- multiple specific futures
 484
 485 --instance Outputable InsnFuture where
 486 --   ppr NoFuture            = text "NoFuture"
 487 --   ppr Next                = text "Next"
 488 --   ppr (Branch clbl)       = text "(Branch " <> ppr clbl <> char ')'
 489 --   ppr (NextOrBranch clbl) = text "(NextOrBranch " <> ppr clbl <> char ')'
 490
 491
 492 insnFuture insn
 493  = case insn of
 494
 495 #if alpha_TARGET_ARCH
 496
 497     -- We assume that all local jumps will be BI/BF.  JMP must be out-of-line.
 498
 499     BR (ImmCLbl lbl)     -> RL (lookup lbl) future
 500     BI _ _ (ImmCLbl lbl) -> RL (lookup lbl `unionRegSets` live) future
 501     BF _ _ (ImmCLbl lbl) -> RL (lookup lbl `unionRegSets` live) future
 502     JMP _ _ _            -> RL emptyRegSet future
 503     BSR _ _              -> RL live future
 504     JSR _ _ _            -> RL live future
 505     LABEL lbl            -> RL live (FL (all `unionRegSets` live) (addToFM env lbl live))
 506     _                    -> info
 507
 508 #endif {- alpha_TARGET_ARCH -}
 509 -- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
 510 #if i386_TARGET_ARCH
 511
 512     -- conditional jump
 513     JXX _ clbl | isAsmTemp clbl -> NextOrBranch clbl
 514     JXX _ _ -> panic "insnFuture: conditional jump to non-local label"
 515
 516     -- If the insn says what its dests are, use em!
 517     JMP (DestInfo dsts) _ -> MultiFuture dsts
 518
 519     -- unconditional jump to local label
 520     JMP NoDestInfo (OpImm (ImmCLbl clbl)) | isAsmTemp clbl -> Branch clbl
 521
 522     -- unconditional jump to non-local label
 523     JMP NoDestInfo lbl  -> NoFuture
 524
 525     -- be extra-paranoid
 526     JMP _ _ -> panic "insnFuture(x86): JMP wierdness"
 527
 528     boring      -> Next
 529
 530 #endif {- i386_TARGET_ARCH -}
 531 -- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
 532 #if sparc_TARGET_ARCH
 533
 534     -- We assume that all local jumps will be BI/BF.
 535     BI ALWAYS _ (ImmCLbl clbl) -> Branch clbl
 536     BI other  _ (ImmCLbl clbl) -> NextOrBranch clbl
 537     BI other  _ _ -> panic "nativeGen(sparc):insnFuture(BI)"
 538
 539     BF ALWAYS _ (ImmCLbl clbl) -> Branch clbl
 540     BF other  _ (ImmCLbl clbl) -> NextOrBranch clbl
 541     BF other  _ _ -> panic "nativeGen(sparc):insnFuture(BF)"
 542
 543     -- CALL(terminal) must be out-of-line.  JMP is not out-of-line
 544     -- iff it specifies its destinations.
 545     JMP NoDestInfo _      -> NoFuture  -- n.b. NoFuture == MultiFuture []
 546     JMP (DestInfo dsts) _ -> MultiFuture dsts
 547
 548     CALL _ _ True         -> NoFuture
 549
 550     boring -> Next
 551
 552 #endif {- sparc_TARGET_ARCH -}
 553 \end{code}
 554
 555 %************************************************************************
 556 %*                                                                      *
 557 \subsection{@patchRegs@ function}
 558 %*                                                                      *
 559 %************************************************************************
 560
 561 @patchRegs@ takes an instruction (possibly with
 562 MemoryReg/UnmappedReg registers) and changes all register references
 563 according to the supplied environment.
 564
 565 \begin{code}
 566 patchRegs :: Instr -> (Reg -> Reg) -> Instr
 567
 568 #if alpha_TARGET_ARCH
 569
 570 patchRegs instr env = case instr of
 571     LD sz reg addr -> LD sz (env reg) (fixAddr addr)
 572     LDA reg addr -> LDA (env reg) (fixAddr addr)
 573     LDAH reg addr -> LDAH (env reg) (fixAddr addr)
 574     LDGP reg addr -> LDGP (env reg) (fixAddr addr)
 575     LDI sz reg imm -> LDI sz (env reg) imm
 576     ST sz reg addr -> ST sz (env reg) (fixAddr addr)
 577     CLR reg -> CLR (env reg)
 578     ABS sz ar reg -> ABS sz (fixRI ar) (env reg)
 579     NEG sz ov ar reg -> NEG sz ov (fixRI ar) (env reg)
 580     ADD sz ov r1 ar r2 -> ADD sz ov (env r1) (fixRI ar) (env r2)
 581     SADD sz sc r1 ar r2 -> SADD sz sc (env r1) (fixRI ar) (env r2)
 582     SUB sz ov r1 ar r2 -> SUB sz ov (env r1) (fixRI ar) (env r2)
 583     SSUB sz sc r1 ar r2 -> SSUB sz sc (env r1) (fixRI ar) (env r2)
 584     MUL sz ov r1 ar r2 -> MUL sz ov (env r1) (fixRI ar) (env r2)
 585     DIV sz un r1 ar r2 -> DIV sz un (env r1) (fixRI ar) (env r2)
 586     REM sz un r1 ar r2 -> REM sz un (env r1) (fixRI ar) (env r2)
 587     NOT ar reg -> NOT (fixRI ar) (env reg)
 588     AND r1 ar r2 -> AND (env r1) (fixRI ar) (env r2)
 589     ANDNOT r1 ar r2 -> ANDNOT (env r1) (fixRI ar) (env r2)
 590     OR r1 ar r2 -> OR (env r1) (fixRI ar) (env r2)
 591     ORNOT r1 ar r2 -> ORNOT (env r1) (fixRI ar) (env r2)
 592     XOR r1 ar r2 -> XOR (env r1) (fixRI ar) (env r2)
 593     XORNOT r1 ar r2 -> XORNOT (env r1) (fixRI ar) (env r2)
 594     SLL r1 ar r2 -> SLL (env r1) (fixRI ar) (env r2)
 595     SRL r1 ar r2 -> SRL (env r1) (fixRI ar) (env r2)
 596     SRA r1 ar r2 -> SRA (env r1) (fixRI ar) (env r2)
 597     ZAP r1 ar r2 -> ZAP (env r1) (fixRI ar) (env r2)
 598     ZAPNOT r1 ar r2 -> ZAPNOT (env r1) (fixRI ar) (env r2)
 599     CMP co r1 ar r2 -> CMP co (env r1) (fixRI ar) (env r2)
 600     FCLR reg -> FCLR (env reg)
 601     FABS r1 r2 -> FABS (env r1) (env r2)
 602     FNEG s r1 r2 -> FNEG s (env r1) (env r2)
 603     FADD s r1 r2 r3 -> FADD s (env r1) (env r2) (env r3)
 604     FDIV s r1 r2 r3 -> FDIV s (env r1) (env r2) (env r3)
 605     FMUL s r1 r2 r3 -> FMUL s (env r1) (env r2) (env r3)
 606     FSUB s r1 r2 r3 -> FSUB s (env r1) (env r2) (env r3)
 607     CVTxy s1 s2 r1 r2 -> CVTxy s1 s2 (env r1) (env r2)
 608     FCMP s co r1 r2 r3 -> FCMP s co (env r1) (env r2) (env r3)
 609     FMOV r1 r2 -> FMOV (env r1) (env r2)
 610     BI cond reg lbl -> BI cond (env reg) lbl
 611     BF cond reg lbl -> BF cond (env reg) lbl
 612     JMP reg addr hint -> JMP (env reg) (fixAddr addr) hint
 613     JSR reg addr i -> JSR (env reg) (fixAddr addr) i
 614     _ -> instr
 615   where
 616     fixAddr (AddrReg r1)       = AddrReg (env r1)
 617     fixAddr (AddrRegImm r1 i)  = AddrRegImm (env r1) i
 618     fixAddr other              = other
 619
 620     fixRI (RIReg r) = RIReg (env r)
 621     fixRI other = other
 622
 623 #endif {- alpha_TARGET_ARCH -}
 624 -- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
 625 #if i386_TARGET_ARCH
 626
 627 patchRegs instr env = case instr of
 628     MOV  sz src dst     -> patch2 (MOV  sz) src dst
 629     MOVZxL sz src dst   -> patch2 (MOVZxL sz) src dst
 630     MOVSxL sz src dst   -> patch2 (MOVSxL sz) src dst
 631     LEA  sz src dst     -> patch2 (LEA  sz) src dst
 632     ADD  sz src dst     -> patch2 (ADD  sz) src dst
 633     SUB  sz src dst     -> patch2 (SUB  sz) src dst
 634     IMUL sz src dst     -> patch2 (IMUL sz) src dst
 635     IMUL64  sd1 sd2     -> IMUL64 (env sd1) (env sd2)
 636     MUL sz src dst      -> patch2 (MUL sz) src dst
 637     IQUOT sz src dst    -> patch2 (IQUOT sz) src dst
 638     IREM sz src dst     -> patch2 (IREM sz) src dst
 639     QUOT sz src dst     -> patch2 (QUOT sz) src dst
 640     REM sz src dst      -> patch2 (REM sz) src dst
 641     AND  sz src dst     -> patch2 (AND  sz) src dst
 642     OR   sz src dst     -> patch2 (OR   sz) src dst
 643     XOR  sz src dst     -> patch2 (XOR  sz) src dst
 644     NOT  sz op          -> patch1 (NOT  sz) op
 645     NEGI sz op          -> patch1 (NEGI sz) op
 646     SHL  sz imm dst     -> patch1 (SHL sz imm) dst
 647     SAR  sz imm dst     -> patch1 (SAR sz imm) dst
 648     SHR  sz imm dst     -> patch1 (SHR sz imm) dst
 649     BT   sz imm src     -> patch1 (BT  sz imm) src
 650     TEST sz src dst     -> patch2 (TEST sz) src dst
 651     CMP  sz src dst     -> patch2 (CMP  sz) src dst
 652     PUSH sz op          -> patch1 (PUSH sz) op
 653     POP  sz op          -> patch1 (POP  sz) op
 654     SETCC cond op       -> patch1 (SETCC cond) op
 655     JMP dsts op         -> patch1 (JMP dsts) op
 656
 657     GMOV src dst        -> GMOV (env src) (env dst)
 658     GLD sz src dst      -> GLD sz (lookupAddr src) (env dst)
 659     GST sz src dst      -> GST sz (env src) (lookupAddr dst)
 660
 661     GLDZ dst            -> GLDZ (env dst)
 662     GLD1 dst            -> GLD1 (env dst)
 663
 664     GFTOI src dst       -> GFTOI (env src) (env dst)
 665     GDTOI src dst       -> GDTOI (env src) (env dst)
 666
 667     GITOF src dst       -> GITOF (env src) (env dst)
 668     GITOD src dst       -> GITOD (env src) (env dst)
 669
 670     GADD sz s1 s2 dst   -> GADD sz (env s1) (env s2) (env dst)
 671     GSUB sz s1 s2 dst   -> GSUB sz (env s1) (env s2) (env dst)
 672     GMUL sz s1 s2 dst   -> GMUL sz (env s1) (env s2) (env dst)
 673     GDIV sz s1 s2 dst   -> GDIV sz (env s1) (env s2) (env dst)
 674
 675     GCMP sz src1 src2   -> GCMP sz (env src1) (env src2)
 676     GABS sz src dst     -> GABS sz (env src) (env dst)
 677     GNEG sz src dst     -> GNEG sz (env src) (env dst)
 678     GSQRT sz src dst    -> GSQRT sz (env src) (env dst)
 679     GSIN sz src dst     -> GSIN sz (env src) (env dst)
 680     GCOS sz src dst     -> GCOS sz (env src) (env dst)
 681     GTAN sz src dst     -> GTAN sz (env src) (env dst)
 682
 683     CALL (Left imm)     -> instr
 684     CALL (Right reg)    -> CALL (Right (env reg))
 685
 686     COMMENT _           -> instr
 687     SEGMENT _           -> instr
 688     LABEL _             -> instr
 689     ASCII _ _           -> instr
 690     DATA _ _            -> instr
 691     DELTA _             -> instr
 692     JXX _ _             -> instr
 693     CLTD                -> instr
 694     _                   -> pprPanic "patchRegs(x86)" empty
 695
 696   where
 697     patch1 insn op      = insn (patchOp op)
 698     patch2 insn src dst = insn (patchOp src) (patchOp dst)
 699
 700     patchOp (OpReg  reg) = OpReg (env reg)
 701     patchOp (OpImm  imm) = OpImm imm
 702     patchOp (OpAddr ea)  = OpAddr (lookupAddr ea)
 703
 704     lookupAddr (ImmAddr imm off) = ImmAddr imm off
 705     lookupAddr (AddrBaseIndex base index disp)
 706       = AddrBaseIndex (lookupBase base) (lookupIndex index) disp
 707       where
 708         lookupBase Nothing       = Nothing
 709         lookupBase (Just r)      = Just (env r)
 710
 711         lookupIndex Nothing      = Nothing
 712         lookupIndex (Just (r,i)) = Just (env r, i)
 713
 714 #endif {- i386_TARGET_ARCH -}
 715 -- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
 716 #if sparc_TARGET_ARCH
 717
 718 patchRegs instr env = case instr of
 719     LD    sz addr reg   -> LD sz (fixAddr addr) (env reg)
 720     ST    sz reg addr   -> ST sz (env reg) (fixAddr addr)
 721     ADD   x cc r1 ar r2 -> ADD x cc (env r1) (fixRI ar) (env r2)
 722     SUB   x cc r1 ar r2 -> SUB x cc (env r1) (fixRI ar) (env r2)
 723     UMUL    cc r1 ar r2 -> UMUL cc (env r1) (fixRI ar) (env r2)
 724     SMUL    cc r1 ar r2 -> SMUL cc (env r1) (fixRI ar) (env r2)
 725     RDY   rd            -> RDY (env rd)
 726     AND   b r1 ar r2    -> AND b (env r1) (fixRI ar) (env r2)
 727     ANDN  b r1 ar r2    -> ANDN b (env r1) (fixRI ar) (env r2)
 728     OR    b r1 ar r2    -> OR b (env r1) (fixRI ar) (env r2)
 729     ORN   b r1 ar r2    -> ORN b (env r1) (fixRI ar) (env r2)
 730     XOR   b r1 ar r2    -> XOR b (env r1) (fixRI ar) (env r2)
 731     XNOR  b r1 ar r2    -> XNOR b (env r1) (fixRI ar) (env r2)
 732     SLL   r1 ar r2      -> SLL (env r1) (fixRI ar) (env r2)
 733     SRL   r1 ar r2      -> SRL (env r1) (fixRI ar) (env r2)
 734     SRA   r1 ar r2      -> SRA (env r1) (fixRI ar) (env r2)
 735     SETHI imm reg       -> SETHI imm (env reg)
 736     FABS  s r1 r2       -> FABS s (env r1) (env r2)
 737     FADD  s r1 r2 r3    -> FADD s (env r1) (env r2) (env r3)
 738     FCMP  e s r1 r2     -> FCMP e s (env r1) (env r2)
 739     FDIV  s r1 r2 r3    -> FDIV s (env r1) (env r2) (env r3)
 740     FMOV  s r1 r2       -> FMOV s (env r1) (env r2)
 741     FMUL  s r1 r2 r3    -> FMUL s (env r1) (env r2) (env r3)
 742     FNEG  s r1 r2       -> FNEG s (env r1) (env r2)
 743     FSQRT s r1 r2       -> FSQRT s (env r1) (env r2)
 744     FSUB  s r1 r2 r3    -> FSUB s (env r1) (env r2) (env r3)
 745     FxTOy s1 s2 r1 r2   -> FxTOy s1 s2 (env r1) (env r2)
 746     JMP   dsts addr     -> JMP dsts (fixAddr addr)
 747     _ -> instr
 748   where
 749     fixAddr (AddrRegReg r1 r2) = AddrRegReg (env r1) (env r2)
 750     fixAddr (AddrRegImm r1 i)  = AddrRegImm (env r1) i
 751
 752     fixRI (RIReg r) = RIReg (env r)
 753     fixRI other = other
 754
 755 #endif {- sparc_TARGET_ARCH -}
 756 \end{code}
 757
 758 %************************************************************************
 759 %*                                                                      *
 760 \subsection{@spillReg@ and @loadReg@ functions}
 761 %*                                                                      *
 762 %************************************************************************
 763
 764 Spill to memory, and load it back...
 765
 766 JRS, 000122: on x86, don't spill directly above the stack pointer,
 767 since some insn sequences (int <-> conversions) use this as a temp
 768 location.  Leave 8 words (ie, 64 bytes for a 64-bit arch) of slop.
 769
 770 \begin{code}
 771 spillSlotSize :: Int
 772 spillSlotSize = IF_ARCH_alpha( 8, IF_ARCH_sparc( 8, IF_ARCH_i386( 12, )))
 773
 774 maxSpillSlots :: Int
 775 maxSpillSlots = ((rESERVED_C_STACK_BYTES - 64) `div` spillSlotSize) - 1
 776
 777 -- convert a spill slot number to a *byte* offset, with no sign:
 778 -- decide on a per arch basis whether you are spilling above or below
 779 -- the C stack pointer.
 780 spillSlotToOffset :: Int -> Int
 781 spillSlotToOffset slot
 782    | slot >= 0 && slot < maxSpillSlots
 783    = 64 + spillSlotSize * slot
 784    | otherwise
 785    = pprPanic "spillSlotToOffset:"
 786               (text "invalid spill location: " <> int slot)
 787
 788 vregToSpillSlot :: FiniteMap VRegUnique Int -> VRegUnique -> Int
 789 vregToSpillSlot vreg_to_slot_map u
 790    = case lookupFM vreg_to_slot_map u of
 791         Just xx -> xx
 792         Nothing -> pprPanic "vregToSpillSlot: unmapped vreg" (pprVRegUnique u)
 793
 794
 795 spillReg, loadReg :: FiniteMap VRegUnique Int -> Int -> Reg -> Reg -> Instr
 796
 797 spillReg vreg_to_slot_map delta dyn vreg
 798   | isVirtualReg vreg
 799   = let slot_no = vregToSpillSlot vreg_to_slot_map (getVRegUnique vreg)
 800         off     = spillSlotToOffset slot_no
 801     in
 802         {-Alpha: spill below the stack pointer (?)-}
 803          IF_ARCH_alpha( ST sz dyn (spRel (- (off `div` 8)))
 804
 805         {-I386: spill above stack pointer leaving 3 words/spill-}
 806         ,IF_ARCH_i386 ( let off_w = (off-delta) `div` 4
 807                         in case regClass vreg of
 808                               RcInteger -> MOV L (OpReg dyn) (OpAddr (spRel off_w))
 809                               _         -> GST F80 dyn (spRel off_w) -- RcFloat/RcDouble
 810
 811         {-SPARC: spill below frame pointer leaving 2 words/spill-}
 812         ,IF_ARCH_sparc(
 813                         let off_w = 1 + (off `div` 4)
 814                             sz = case regClass vreg of
 815                                     RcInteger -> W
 816                                     RcFloat   -> F
 817                                     RcDouble  -> DF
 818                         in ST sz dyn (fpRel (- off_w))
 819         ,)))
 820
 821
 822 loadReg vreg_to_slot_map delta vreg dyn
 823   | isVirtualReg vreg
 824   = let slot_no = vregToSpillSlot vreg_to_slot_map (getVRegUnique vreg)
 825         off     = spillSlotToOffset slot_no
 826     in
 827          IF_ARCH_alpha( LD  sz dyn (spRel (- (off `div` 8)))
 828
 829         ,IF_ARCH_i386 ( let off_w = (off-delta) `div` 4
 830                         in case regClass vreg of
 831                               RcInteger -> MOV L (OpAddr (spRel off_w)) (OpReg dyn)
 832                               _         -> GLD F80 (spRel off_w) dyn -- RcFloat/RcDouble
 833
 834         ,IF_ARCH_sparc(
 835                         let off_w = 1 + (off `div` 4)
 836                             sz = case regClass vreg of
 837                                    RcInteger -> W
 838                                    RcFloat   -> F
 839                                    RcDouble  -> DF
 840                         in LD sz (fpRel (- off_w)) dyn
 841         ,)))
 842 \end{code}