src/edu/berkeley/fleet/fpga/greg/ddr2_idelay_ctrl.v

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  31 //
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  33 // appliances, devices, or systems. Use in such applications is
  34 // expressly prohibited.
  35 //
  36 // Any modifications that are made to the Source Code are
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  38 //
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  40 //
  41 // This copyright and support notice must be retained as part
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  43 //*****************************************************************************
  44 //   ____  ____
  45 //  /   /\/   /
  46 // /___/  \  /    Vendor: Xilinx
  47 // \   \   \/     Version: 2.3
  48 //  \   \         Application: MIG
  49 //  /   /         Filename: ddr2_idelay_ctrl.v
  50 // /___/   /\     Date Last Modified: $Date: 2008/05/08 15:20:47 $
  51 // \   \  /  \    Date Created: Wed Aug 16 2006
  52 //  \___\/\___\
  53 //
  54 //Device: Virtex-5
  55 //Design Name: DDR2
  56 //Purpose:
  57 //   This module instantiates the IDELAYCTRL primitive of the Virtex-5 device
  58 //   which continuously calibrates the IDELAY elements in the region in case of
  59 //   varying operating conditions. It takes a 200MHz clock as an input
  60 //Reference:
  61 //Revision History:
  62 //*****************************************************************************
  63
  64 `timescale 1ns/1ps
  65
  66 module ddr2_idelay_ctrl #
  67   (
  68    // Following parameters are for 72-bit RDIMM design (for ML561 Reference
  69    // board design). Actual values may be different. Actual parameters values
  70    // are passed from design top module ddr2_sdram module. Please refer to
  71    // the ddr2_sdram module for actual values.
  72    parameter IDELAYCTRL_NUM  = 4
  73    )
  74
  75   (
  76    input  clk200,
  77    input  rst200,
  78    output idelay_ctrl_rdy
  79    );
  80
  81 wire [IDELAYCTRL_NUM-1 : 0] idelay_ctrl_rdy_i;
  82
  83 genvar bnk_i;
  84 generate
  85 for(bnk_i=0; bnk_i<IDELAYCTRL_NUM; bnk_i=bnk_i+1)begin : IDELAYCTRL_INST
  86 IDELAYCTRL u_idelayctrl
  87   (
  88    .RDY(idelay_ctrl_rdy_i[bnk_i]),
  89    .REFCLK(clk200),
  90    .RST(rst200)
  91    );
  92 end
  93 endgenerate
  94
  95 assign idelay_ctrl_rdy = &idelay_ctrl_rdy_i;
  96
  97 endmodule