$(linkerflags) \
-o $@ -dynamiclib -framework JavaVM
-slipway.jar: build/$(jnilib) $(shell find src build/src -name \*.java) bitstreams/slipway_drone_complete.bst
+slipway.jar: build/$(jnilib) $(shell find src build/src -name \*.java) misc/slipway_drone.bst
mkdir -p build
- javac -d build $(shell find src build/src -name \*.java)
- cp bitstreams/slipway_drone_complete.bst build/edu/berkeley/slipway/
+ $(javac) -d build $(shell find src build/src -name \*.java)
+ cp misc/slipway_drone.bst build/edu/berkeley/slipway/
cd build; jar cvf ../$@ .
make
touch $@
+javac = javac -cp upstream/jhdl-edifparser.jar
#java = java -Djava.library.path=$(shell pwd)/lib/ -cp lib/RXTXcomm.jar:slipway.jar
upstream/prefix/bin/avr-objcopy -O ihex $@.o $@
# this only works on my personal setup [adam]
-bitstreams/slipway_drone_complete.bst: build/slipway_drone.hex
+misc/slipway_drone.bst: build/slipway_drone.hex
cp $< /afs/research.cs.berkeley.edu/user/megacz/slipway/$<
fs flush /afs/research.cs.berkeley.edu/user/megacz/slipway/$<
echo okay...
./configure --prefix=$(shell pwd)/upstream/prefix --host=avr && \
PATH=$$PATH:$(shell pwd)/upstream/prefix/bin make && \
PATH=$$PATH:$(shell pwd)/upstream/prefix/bin make install
- touch $@
\ No newline at end of file
+ touch $@
+
+mpardemo: upstream/jhdl-edifparser.jar slipway.jar
+ iverilog -t fpga -s main -o out.edf misc/mpardemo.v
+ java -cp slipway.jar:upstream/jhdl-edifparser.jar MPARDemo out.edf
+
+
+## edif parser ##########################################################################
+
+upstream/jhdl-edifparser.jar:
+ mkdir -p upstream
+ curl -o $@- http://reliability.ee.byu.edu/edif/jars/release_0.3.0/edif-0.3.0.jar
+ mv $@- $@
+
+## javadoc ##############################################################################
+
+javadoc:
+ rm -rf doc/api
+ mkdir -p doc/api
+ javadoc \
+ -linksource \
+ -windowtitle "abits" \
+ -sourcepath src \
+ -public \
+ -notree \
+ -noindex \
+ -nonavbar \
+ -noqualifier all \
+ -d doc/api \
+ `find src -name \*.java`
+++ /dev/null
-D00000C0\r
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- #windowsDescrAsText:->'AT94K Device Options' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
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- PartImage(#text:->'AT94K FPGA Core: The AT94K core contains array of 8-sided core cells which implements ultra fast design, without using any busing resources. This core is capable of implementing Cache logic and the inbuild FreeRAM can implements RAM without using logic resources.' #imageName:->'94k10.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection('Mentor-VHDL'->\r
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- Tool(#name:->'FPGA Place and Router' #windowsCommand:->Command(#commandLine:->'$at94kfigaro' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'edf' #descriptionToText:->'edif file'))) \r
- #windowsDescrAsText:->'FPGA Place and Router' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#true #toolBarIcon:->'' #visibleFromSymbol:->#true)) #topLeftX:->29 #topLeftY:->30 #rightBottomX:->196 #rightBottomY:->220 #toolBarGrName:->'') \r
- PartImage(#text:->'FPGA West IOs: The west side IOs are 3.3v and 33 MHz PCI compliant. All IO pads are registered IOs and can be programmed indivitually.' #imageName:->'westio.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->0 #topLeftY:->30 #rightBottomX:->21 #rightBottomY:->259 #toolBarGrName:->'') \r
- PartImage(#text:->'FPGA South IOs: The south side IOs are 3.3v and 33 MHz PCI compliant. All IO pads are registered IOs and can be programmed indivitually.' #imageName:->'southio.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->30 #topLeftY:->230 #rightBottomX:->220 #rightBottomY:->251 #toolBarGrName:->'') \r
- PartImage(#text:->'FPGA North IOs: The north side IOs are 3.3v and 33 MHz PCI compliant. All IO pads are registered IOs and can be programmed indivitually.' #imageName:->'northio.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->30 #topLeftY:->0 #rightBottomX:->199 #rightBottomY:->21 #toolBarGrName:->'') \r
- PartImage(#text:->'Dual port Data SRAM interface: This Data SRAM interface component define the interface between the FPGA Core and the data SRAM inside the AVR . The FPGA core can directly access the data SRAM without interrupting AVR microcontroller.' #imageName:->'sram.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->196 #topLeftY:->157 #rightBottomX:->224 #rightBottomY:->220 #toolBarGrName:->'') \r
- PartImage(#text:->'AVR Interface: This AVR interface component define the interface between the AVR CPU and FPGA Core. The FPGA core can not directly interact with AVR and its peripheral, it has to use the AVR bus architecture to interact with them. ' #imageName:->'avrbus.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->196 #topLeftY:->30 #rightBottomX:->223 #rightBottomY:->97 #toolBarGrName:->'') \r
- PartImage(#text:->'AVR CPU: The AVR CPU is a 8-bit RISC microcontroller and it can executes over 30 MIPS. The AVR data bus interfaces directly into the FPGA and treats the FPGA as a large I/O device and can program the FPGA on-the-fly to create Cache logic configuration.' #imageName:->'avrcpu.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->250 #topLeftY:->33 #rightBottomX:->290 #rightBottomY:->77 #toolBarGrName:->'') \r
- PartImage(#text:->'UART1: AVR microcontroller has two programmable Serial Universal Asynchronous Receiver and Transmitter. These serial data ports are used to communicate with external serial input/output devices.' #imageName:->'uart1.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->300 #topLeftY:->35 #rightBottomX:->340 #rightBottomY:->77 #toolBarGrName:->'') \r
- PartImage(#text:->'UART2: AVR microcontroller has two programmable Serial Universal Asynchronous Receiver and Transmitter(UART). These serial data ports are used to communicate with external serial input/output devices.' #imageName:->'uart2.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->350 #topLeftY:->35 #rightBottomX:->390 #rightBottomY:->77 #toolBarGrName:->'') \r
- PartImage(#text:->'Two wire serial interface: AVR support Insdustry standard two-wire interface. This serial bus is a bi-directional two-wire serial communication bus and it will carry information between the ICs connected to them.' #imageName:->'i2c.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->400 #topLeftY:->35 #rightBottomX:->450 #rightBottomY:->77 #toolBarGrName:->'') \r
- PartImage(#text:->'Program SRAM: This Program SRAM is used by the AVR RISC microcontroller for program instruction storage. During configuration download, the configuration logic load the program instructions in to this SRAM. The FPGA core user logic can not directly access this SRAM.' #imageName:->'progsram.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->251 #topLeftY:->107 #rightBottomX:->350 #rightBottomY:->150 #toolBarGrName:->'') \r
- PartImage(#text:->'Timer/Counter2: The Timer/Counter2 is a 8-bit general purpose counter and it has its own prescaling timer. This counter can be reset by setting the corresponding control bits in the Special Functions IO register.' #imageName:->'count2.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->358 #topLeftY:->107 #rightBottomX:->400 #rightBottomY:->150 #toolBarGrName:->'') \r
- PartImage(#text:->'WatchDog Timer: The WatchDog Timer is clocked from a separate on-chip oscillator which runs at 1MHz. The watchdog timer reset interval can be adjusted by controlling the watchdog Timer prescaler.' #imageName:->'wdog.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->408 #topLeftY:->107 #rightBottomX:->450 #rightBottomY:->150 #toolBarGrName:->'') \r
- PartImage(#text:->'Data SRAM: This dual port data SRAM resides inside the AVR and it is used for data storage. The FPGA user logic can directly access this data SRAM without interrupting AVR bus. Both FPGA and AVR have full read and write access to this SRAM.' #imageName:->'dpram.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->250 #topLeftY:->180 #rightBottomX:->335 #rightBottomY:->222 #toolBarGrName:->'') \r
- PartImage(#text:->'Timer/Counter0: The Timer/Counter0 is a 8-bit general purpose counter and it has its own prescaling timer. This counter can be reset by setting the corresponding control bits in the Special Functions IO register.' #imageName:->'count1.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->346 #topLeftY:->180 #rightBottomX:->388 #rightBottomY:->222 #toolBarGrName:->'') \r
- PartImage(#text:->'Timer/Counter1: The Timer/Counter1 is a 16-bit general purpose counter and it has its own prescaling timer. This counter can be reset by setting the corresponding control bits in the Special Functions IO register.' #imageName:->'count3.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->396 #topLeftY:->180 #rightBottomX:->448 #rightBottomY:->222 #toolBarGrName:->'') \r
- PartImage(#text:->'Port D: Port D is an 8-bit parallel bidirectional IO port.' #imageName:->'portd.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->473 #topLeftY:->33 #rightBottomX:->503 #rightBottomY:->95 #toolBarGrName:->'') \r
- PartImage(#text:->'Port E: Port E is an 8-bit parallel bidirectional IO port.' #imageName:->'porte.bmp' #colorName:->'black' #actionName:->'' #webPage:->'%FIGARO_HOME%\examples\at94k\Resources\samplecode.htm' #toolsRestore:->OrderedCollection() #topLeftX:->473 #topLeftY:->113 #rightBottomX:->503 #rightBottomY:->175 #toolBarGrName:->'') \r
- PartImage(#text:->'bus1' #imageName:->'bus1.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->221 #topLeftY:->33 #rightBottomX:->250 #rightBottomY:->235 #toolBarGrName:->'') \r
- PartImage(#text:->'bus2' #imageName:->'bus2.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->250 #topLeftY:->77 #rightBottomX:->450 #rightBottomY:->110 #toolBarGrName:->'') \r
- PartImage(#text:->'bus3' #imageName:->'bus3.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->250 #topLeftY:->162 #rightBottomX:->450 #rightBottomY:->182 #toolBarGrName:->'') \r
- PartImage(#text:->'bus4' #imageName:->'bus4.bmp' #colorName:->'black' #actionName:->'' #webPage:->'' #toolsRestore:->OrderedCollection() #topLeftX:->450 #topLeftY:->42 #rightBottomX:->480 #rightBottomY:->183 #toolBarGrName:->''))) #tools:->OrderedCollection(ToolInstance(#name:->'AT94K Device Options' #tool:->\r
- Tool(#name:->'AT94K Device Options' #windowsCommand:->Command(#commandLine:->'$at94koptions' #designFiles:->List()) \r
- #windowsDescrAsText:->'AT94K Device Options' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) #toolFlow:->\r
- ToolFlow(#name:->'Mentor-Verilog' #tools:->List(\r
- Tool(#name:->'AT94K Device Options' #windowsCommand:->Command(#commandLine:->'$at94koptions' #designFiles:->List()) \r
- #windowsDescrAsText:->'AT94K Device Options' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'HDL Synthesis' #windowsCommand:->Command(#commandLine:->'at94kleonardo.pcl' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'HDL Design Entry and synthesis' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Software Compiler' #windowsCommand:->Command(#commandLine:->'wavrasm' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'asm' #descriptionToText:->'Assembly File') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'c' #descriptionToText:->'''C'' Files') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'AVR-FPGA Interface' #windowsCommand:->Command(#commandLine:->'$at94kavrfpgainterface' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'Define AVR and FPGA Interface and Generate the functional test bench model.' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Pre-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kprelayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Pre-layout Hardware and Software coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'FPGA Place and Router' #windowsCommand:->Command(#commandLine:->'$at94kfigaro' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'edf' #descriptionToText:->'edif File'))) \r
- #windowsDescrAsText:->'FPGA Place and Router' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Post-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kpostlayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Post-layout Hardware and Software Coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'HDL Simulator - ModelSim' #windowsCommand:->Command(#commandLine:->'%FIGARO_HOME%\modeltech\win32aoem\modelsim.exe' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Verilog Design Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Software Debugger' #windowsCommand:->Command(#commandLine:->'avrstudio' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Debugger' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false)) #descriptionToText:->'Hardware/Software coverification' #flowParcel:->'flow1.pcl') #designDirectory:->'v:\slipway\bitstreams' #designName:->'' #designFiles:->OrderedCollection()) ToolInstance(#name:->'HDL Synthesis' #tool:->\r
- Tool(#name:->'HDL Synthesis' #windowsCommand:->Command(#commandLine:->'at94kleonardo.pcl' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'HDL Design Entry and synthesis' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) #toolFlow:->\r
- ToolFlow(#name:->'Mentor-Verilog' #tools:->List(\r
- Tool(#name:->'AT94K Device Options' #windowsCommand:->Command(#commandLine:->'$at94koptions' #designFiles:->List()) \r
- #windowsDescrAsText:->'AT94K Device Options' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'HDL Synthesis' #windowsCommand:->Command(#commandLine:->'at94kleonardo.pcl' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'HDL Design Entry and synthesis' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Software Compiler' #windowsCommand:->Command(#commandLine:->'wavrasm' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'asm' #descriptionToText:->'Assembly File') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'c' #descriptionToText:->'''C'' Files') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'AVR-FPGA Interface' #windowsCommand:->Command(#commandLine:->'$at94kavrfpgainterface' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'Define AVR and FPGA Interface and Generate the functional test bench model.' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Pre-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kprelayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Pre-layout Hardware and Software coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'FPGA Place and Router' #windowsCommand:->Command(#commandLine:->'$at94kfigaro' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'edf' #descriptionToText:->'edif File'))) \r
- #windowsDescrAsText:->'FPGA Place and Router' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Post-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kpostlayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Post-layout Hardware and Software Coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'HDL Simulator - ModelSim' #windowsCommand:->Command(#commandLine:->'%FIGARO_HOME%\modeltech\win32aoem\modelsim.exe' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Verilog Design Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Software Debugger' #windowsCommand:->Command(#commandLine:->'avrstudio' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Debugger' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false)) #descriptionToText:->'Hardware/Software coverification' #flowParcel:->'flow1.pcl') #designDirectory:->'v:\slipway\bitstreams' #designName:->'' #designFiles:->OrderedCollection(DesignFileInstance(#fileName:->'v:\slipway\bitstreams\stupid.v' #designFile:->\r
- DesignFile(#path:->'v:\slipway\bitstreams\' #ext:->'v' #descriptionToText:->'Verilog File')))) ToolInstance(#name:->'Software Compiler' #tool:->\r
- Tool(#name:->'Software Compiler' #windowsCommand:->Command(#commandLine:->'wavrasm' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'asm' #descriptionToText:->'Assembly File') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'c' #descriptionToText:->'''C'' Files') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) #toolFlow:->\r
- ToolFlow(#name:->'Mentor-Verilog' #tools:->List(\r
- Tool(#name:->'AT94K Device Options' #windowsCommand:->Command(#commandLine:->'$at94koptions' #designFiles:->List()) \r
- #windowsDescrAsText:->'AT94K Device Options' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'HDL Synthesis' #windowsCommand:->Command(#commandLine:->'at94kleonardo.pcl' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'HDL Design Entry and synthesis' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Software Compiler' #windowsCommand:->Command(#commandLine:->'wavrasm' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'asm' #descriptionToText:->'Assembly File') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'c' #descriptionToText:->'''C'' Files') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'AVR-FPGA Interface' #windowsCommand:->Command(#commandLine:->'$at94kavrfpgainterface' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'Define AVR and FPGA Interface and Generate the functional test bench model.' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Pre-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kprelayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
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- Tool(#name:->'FPGA Place and Router' #windowsCommand:->Command(#commandLine:->'$at94kfigaro' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'edf' #descriptionToText:->'edif File'))) \r
- #windowsDescrAsText:->'FPGA Place and Router' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Post-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kpostlayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Post-layout Hardware and Software Coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'HDL Simulator - ModelSim' #windowsCommand:->Command(#commandLine:->'%FIGARO_HOME%\modeltech\win32aoem\modelsim.exe' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Verilog Design Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Software Debugger' #windowsCommand:->Command(#commandLine:->'avrstudio' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Debugger' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false)) #descriptionToText:->'Hardware/Software coverification' #flowParcel:->'flow1.pcl') #designDirectory:->'v:\slipway\bitstreams' #designName:->'' #designFiles:->OrderedCollection()) ToolInstance(#name:->'AVR-FPGA Interface' #tool:->\r
- Tool(#name:->'AVR-FPGA Interface' #windowsCommand:->Command(#commandLine:->'$at94kavrfpgainterface' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'Define AVR and FPGA Interface and Generate the functional test bench model.' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) #toolFlow:->\r
- ToolFlow(#name:->'Mentor-Verilog' #tools:->List(\r
- Tool(#name:->'AT94K Device Options' #windowsCommand:->Command(#commandLine:->'$at94koptions' #designFiles:->List()) \r
- #windowsDescrAsText:->'AT94K Device Options' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'HDL Synthesis' #windowsCommand:->Command(#commandLine:->'at94kleonardo.pcl' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'HDL Design Entry and synthesis' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Software Compiler' #windowsCommand:->Command(#commandLine:->'wavrasm' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'asm' #descriptionToText:->'Assembly File') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'c' #descriptionToText:->'''C'' Files') \r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'obj' #descriptionToText:->'Object Files'))) \r
- #windowsDescrAsText:->'Software Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'AVR-FPGA Interface' #windowsCommand:->Command(#commandLine:->'$at94kavrfpgainterface' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'Define AVR and FPGA Interface and Generate the functional test bench model.' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Pre-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kprelayoutcoverify' #designFiles:->List(\r
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- #windowsDescrAsText:->'Software Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'AVR-FPGA Interface' #windowsCommand:->Command(#commandLine:->'$at94kavrfpgainterface' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog File'))) \r
- #windowsDescrAsText:->'Define AVR and FPGA Interface and Generate the functional test bench model.' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Pre-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kprelayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Pre-layout Hardware and Software coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'FPGA Place and Router' #windowsCommand:->Command(#commandLine:->'$at94kfigaro' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'edf' #descriptionToText:->'edif File'))) \r
- #windowsDescrAsText:->'FPGA Place and Router' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'Post-layout Coverification' #windowsCommand:->Command(#commandLine:->'$at94kpostlayoutcoverify' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Post-layout Hardware and Software Coverification' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#true) \r
- Tool(#name:->'HDL Simulator - ModelSim' #windowsCommand:->Command(#commandLine:->'%FIGARO_HOME%\modeltech\win32aoem\modelsim.exe' #designFiles:->List(\r
- DesignFile(#path:->'%DESIGN_DIRECTORY%\' #ext:->'v' #descriptionToText:->'Verilog file'))) \r
- #windowsDescrAsText:->'Verilog Design Compiler' #unixCommand:->Command(#commandLine:->'' #designFiles:->List()) #unixDescrAsText:->'' #isPartImageToolFromSymbol:->#false #toolBarIcon:->'' #visibleFromSymbol:->#false) \r
- Tool(#name:->'Software Debugger' #windowsCommand:->Command(#commandLine:->'avrstudio' #designFiles:->List(\r
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-10011010\r
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-10010001\r
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-00000000\r
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-01010000\r
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-10000000\r
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-10011000\r
-11001110\r
-11100111\r
+++ /dev/null
-Summary
-
- This document describes the correlation between publicly documented
- logic, I/O, and routing resources within the Atmel AT40k/94k family
- of chips and bits in the bitstreams needed to program them.
-
- Our goal is to make this information available to the public without
- restriction on its use, for the purpose of creating automated tools
- which generate bitstreams.
-
-
-Statement of Public Knowledge
-
- The Knowledge encapsulated in this document was derived by formal
- scientific experimentation, using only information generally
- available to the public. Extreme care which has been taken to
- ensure that the process did not violate any copyright, trademark,
- trade secret, or patent statutes. No licensing contracts or
- non-disclosure agreements were entered into by the parties involved
- in this endeavor, nor did they have access to any confidential
- information.
-
- This document is part of the Public Domain; its authors surrender
- claim to copyright on it.
-
-
-Corrections
-
- If you find errors in this document, please correct them and add the
- date and a short description of the correction to the table below.
- This will assist in merging changes made in disjoint derivitaves.
-
- 2005.08.12 [gosset] Initial revision
- 2006.03.12 [megacz] Swapped {L1,L0}->W, FB->{L0,L1}, {H0->L0,H1->L1}
- 2006.03.13 [megacz] Fixed lowest bit of z=00000000; it should be "1"
- 2006.03.13 [megacz] Corrected meaning of z-octet bits 2-4 in IOBs
- 2006.03.13 [megacz] Added constant zeroes in IOB section
- 2006.04.15 [megacz] un-swapped FB->{L0,L1}
-
-Background
-
- The Atmel AT40k Datasheet describes in great detail the resources
- available in the AT40k as well as the FPGA portion of the AT94k
- (which is functionally identical and uses the same binary
- configuration format).
-
- The configuration space used to control these resources consists of
- a collection of independent octets arranged in a sparse 24-bit
- address space. This document correlates those bits with the
- resources described in the Datasheet.
-
- The process of configuring the device consists of writing these
- octets into the configuration memory. Once the desired
- configuration octets are known, the procedures for loading them into
- configuration memory are well documented in Atmel Documents 1009 and
- 2313.
-
- Each data octet "D" has a 24-bit address, divided into three address
- octets "X", "Y", and "Z". In general, the X and Y address octets
- are related to the physical position of the resource, while the Z
- octet is related to the type of resource being addressed.
-
-Notation
-
- We will use the notation A->B to indicate that setting the
- corresponding configuration bit high causes source A to drive wire
- B, and the notation A<>B to indicate that a pass gate between A and
- B is enabled. The notation ~A or ~A->B indicates a configuration
- bit controlling A or causing A to drive B is *active low*
- (inverted).
-
- We will use the following terms to describe routing resources.
- They vary slightly from Atmel's documentation, but are less
- ambiguous.
-
- X, Y, W, Z The cell's inputs
- XO, YO The X and Y outputs from the cell (to its neighbors)
- N, S, E, W Orthogonal lines: connections to neighboring cells
- NE,SE,NW,SW Diagonal lines: connections to neighboring cells
- S0..S4 Quad lines: four-cell long routing lines
- H0..H4 Horizontal quad lines
- V0..V4 Vertical quad lines
- L0..L4 Switchbox ports: the wires joining FB,H0..H4,V0..V4,X,Y,Z,W
- G0a..G4b Global lines: eight-cell long routing lines, in two sets (a+b)
- FB The cell's internal feedback line
- R The cell's internal register
- C The cell's "center" output; can drive the X or Y outputs
- ZM The "Z-mux"; the mux which drives the cell's register input
- WM The "W-mux"; the mux which drives the third input to the LUTs
- XL, YL The output of the X,Y-LUTs
- IA The "internal and" gate (W & Z)
-
-
-Cartesian Resources
-
- Although the exact interpretation of the X and Y octets depends on
- the resource type (Z octet), in most cases the X and Y octets are
- the cartesian coordinates of the logic cell nearest to the desired
- resource (0,0 is the lower-left hand logic cell). This section
- describes the significance of the Z and D octets for such resources.
-
- Notes:
- - The most significant four bits of the Z octet are 0000 for these bits
- - If WZ->WM and FB->WM are both low, then W->WM.
- - If ZM->R and YL->R are both low, then the XL->R
- - The ZM->C and ZM->FB bits are used to bypass the register (when high).
- - ~SET bit controls the set/reset behavior of the register; 0=set, 1=reset
-
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |Z3:0| D octet |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0000| V4->L4 | H4->L4 | FB->L2 | FB->L3 | FB->L1 | FB->L0 | FB->L4 | 1 |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0001| ZM->R | YL->R | WZ->WM | FB->WM | ZM->C | ZM->FB | C->XO | C->YO |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0010| L4->Z | L4->Y | L3->Z | L2->Z | L1->Z | L0->Z | V4->OE | H4->OE |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0011| L2->W | L3->W | L4->W | L4->X | L0->W | L1->W |H2a<>V2a|H3b<>V3b|
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0100| N->Y | S->Y | W->Y | E->Y | L0->Y | L1->Y | L2->Y | L3->Y |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0101| SW->X | NE->X | SE->X | NW->X | L0->X | L1->X | L2->X | L3->X |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0110| X-LUT truth table, inverted |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0111| Y-LUT truth table, inverted |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |1000| V3->L3 | H3->L3 | H2->L2 | V2->L2 | V1->L1 | H0->L0 | V0->L0 | H1->L1 |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |1001|H1a<>V1a|H0a<>V0a|H0b<>V0b|H4a<>V4a|H4b<>V4b|H1b<>V1b|H3a<>V3a|H2b<>V2b|
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- ...
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
- |0001| 1 | 1 | 1 | 1 | ~SET | 1 | 1 | 1 |
- +----+--------+--------+--------+--------+--------+--------+--------+--------+
-
-
-Sector Resources
-
- Clocking, reset, and inter-sector repeaters are resources which are
- not specific to a particular cell. As such, their X,Y addressing is
- slightly different. These resources are addressed by the cartesian
- coordinates of the cell above or to the right of the resource, with
- an additional twist: for resources in vertical channels, the
- X-coordinate is shifted right by two bits (divided by four); for
- resources in horizontal channels, the Y-coordinate is shifted right
- by two bits (divided by four).
-
- The most significant three bits of the Z-octet for a sector resource
- are set to 001; the next bit (fourth most significant) is set to 0
- for horizontal channels and 1 for vertical channels.
-
- One sector wire and one global wire enter each side of each
- repeater, for a total of four connections. Each connection has an
- associated four-bit code which indicates if that connection is
- driven by the repeater, and if so, which connection to the repeater
- is used to drive it:
-
- 000 - driver disabled
- 100 - source is global wire on the other side of the repeater
- 010 - source is sector wire on the other side of the repeater
- 001 - source is other connection on the same side of the repeater
-
- Example: a code of 001 for the left-hand side sector wire driver
- means that the source of the driver should be the left hand side
- global wire. A code of 010 for the top sector wire driver means that
- the source of the driver should be the bottom sector wire.
-
- CC = column clock
- CR = column reset
- SC = sector clock
- CC+ = sector clock of the sector below this one
- InvSC = invert the clock source (CC or S4) before driving SC
-
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | Z octet | D octet |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0000 | 1 | 0 | Left/Top G4 | Left/Top S4 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0001 | 0 | S4->CR | Right/Bottom G4 | Right/Bottom S4 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0010 | 1 | 0 | Left/Top G3 | Left/Top S3 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0011 | 1 | 1 | Right/Bottom G3 | Right/Bottom S3 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0100 | 1 | 0 | Left/Top G2 | Left/Top S2 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0101 | SC->CC+| S3->SC | Right/Bottom G2 | Right/Bottom S2 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0110 | 1 | 0 | Left/Top G1 | Left/Top S1 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_0111 | 1 | 1 | Right/Bottom G1 | Right/Bottom S1 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_1000 | 1 | 0 | Left/Top G0 | Left/Top S0 |
- +----------+--------+--------+-----+-----+------+-----+-----+------+
- | 001_1001 | InvSC |~SC->CC+| Right/Bottom G0 | Right/Bottom S0 |
- +----------+--------+--------+----+--------+----+-----+--------+---+
-
-
-Block Memories
-
- Although block memories are shown in the lower right hand corner of
- each sector in the Atmel Datasheets, they are conceptually addressed
- by the cartesian coordinate of the cell in the lower *left* hand
- corner of the sector. Furthermore, both coordinates are shifted
- right two bits (divided by four).
-
- The significance of the "D" octet for a given block memory depends
- on its position; if it falls in an odd sector-column (4-7, 12-15,
- etc), use the first chart; otherwise, use the second chart.
-
- USECLK = the memory is synchronous
- ENABLE = the memory is enabled
- DUAL = enable both ports on a dual-ported memory
-
- Odd Sector-Columns
-
- +--------+------+------+------+------+--------+--------+--------+---------+
- |Z octet | D octet |
- +--------+------+------+------+------+--------+---------+--------+--------+
- |01000000| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
- +--------+------+------+------+------+--------+---------+--------+--------+
- |01000001| 1 | 1 | 1 | 1 | USECLK | ~ENABLE | ENABLE | ENABLE |
- +--------+------+------+------+------+--------+---------+--------+--------+
-
- Even Sector-Columns
-
- +--------+------+------+------+------+--------+--------+--------+--------+
- |Z octet | D octet |
- +--------+------+------+------+------+--------+--------+--------+--------+
- |01000000| 1 | 1 | 1 | 1 | USECLK | DUAL | ~DUAL | ENABLE |
- +--------+------+------+------+------+--------+--------+--------+--------+
- |01000001| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
- +--------+------+------+------+------+--------+--------+--------+--------+
-
-
-I/O Blocks
-
- The Z octet for I/O resources always its most significant three bits
- set to 011. The next bit is 1 for North/South IO Blocks and 0 for
- East/West IO Blocks. The next bit is always 0, and the bit
- following that is set to 0 for primary (orthogonally connected)
- IOBs, 1 for secondary (diagonally connected) IOBs.
-
- S = Sector wires of this cell
- S+ = Sector wires of next cell
- S- = Sector wires of previous cell
- G = Global wires of this cell
- G+ = Global wires of next cell
- Output = Allow output from this IOB
- OE = when low, output is always enabled
- OEM = 7 bits, one-hot encoded, chooses input to output-enable mux
- USEOEM = when low, ignore the output enable mux
- Delay = amount of delay to add; can be 0, 1, 3, or 5
- Slew = slew time: 11=fast, 10=med, 01=slow
- Pull = 00=pullup, 11=pulldown, 01=none
-
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
- |Z octet | D octet |
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
- |011_0_00| Schmit | Slew |~G2->CR| 0 | Pull | 0 |
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
- |011_0_01|REG->OUT| 0 | OE | Output Mux |
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
- |011_0010| Added Delay (primary) |PRI->S-| PRI->G+| PRI->G | PRI->S |
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
- |011_0110| Added Delay (secondary) |SND->S | SND->S+|PRI->REG|SND->REG|
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
- |011_0_11| OEM | USEOEM | OEM |
- +--------+--------+--------+------+-------+-------+--------+--------+--------+
-
-
-Global Clock/Reset Networks
-
- To drive a column clock from one of the eight global clock/reset
- networks, set the corresponding bit in the desired column:
-
- +--------+--------+--------+
- |Z octet |X octet |Y octet |
- +--------+--------+--------+-----+-----+-----+-----+-----+-----+-----+-----+
- |10100000| column |00000000| CK1 | CK2 | CK3 | CK4 | CK5 | CK6 | CK7 | CK8 |
- +--------+--------+--------+-----+-----+-----+-----+-----+-----+-----+-----+
-
-Unknown
-
- The following configuration resources are not fully understood, but
- the values below appear to work.
-
- +--------+--------+--------+
- |Z octet |X octet |Y octet |
- +--------+--------+--------+-----+-----+-----+-----+-----+-----+-----+-----+
- | |00000000|00000000| 1 | 1 | 1 | 1 | 1 | 1 | GCK SRC |
- |10100001|00010111|00000000| 1 | 1 | 1 | 1 | 1 | 1 | GCK SRC |
- | |00101111|00000000| 1 | 1 | 1 | 1 | 1 | 1 | GCK SRC |
- +--------+--------+--------+-----+-----+-----+-----+-----+-----+-----+-----+
- |11010000|00000000|00000000| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
- +--------+--------+--------+-----+-----+-----+-----+-----+-----+-----+-----+
- |11010011|00000000|00000000| 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
- +--------+--------+--------+-----+-----+-----+-----+-----+-----+-----+-----+
-
-
-
-
-
--- /dev/null
+module half_add(a, b, s, c);
+ input a, b;
+ output s, c;
+ assign s = a ^ b;
+ assign c = a & b;
+endmodule /* half_add */
+
+module add(a, b, ci, o, co);
+ input a, b, ci;
+ output o, co;
+ wire c1, c2, x;
+ half_add h1(a, b, x, c1);
+ half_add h2(x, ci, o, c2);
+ assign co = c1 | c2;
+endmodule /* add */
+
+module main(a, b, ci, out);
+
+ input [7:0] a;
+ input [7:0] b;
+ input ci;
+ output [8:0] out;
+ wire [7:0] c;
+
+ add a1(a[0], b[0], ci, out[0], c[0]);
+ add a2(a[1], b[1], c[0], out[1], c[1]);
+ add a3(a[2], b[2], c[1], out[2], c[2]);
+ add a4(a[3], b[3], c[2], out[3], c[3]);
+ add a5(a[4], b[4], c[3], out[4], c[4]);
+ add a6(a[5], b[5], c[4], out[5], c[5]);
+ add a7(a[6], b[6], c[5], out[6], c[6]);
+ add a8(a[7], b[7], c[6], out[7], out[8]);
+
+endmodule /* main */
+
private int z(int z) { return (horizontal ? 0x30 : 0x20) | z; }
public int code(boolean topleft) {
switch(plane) {
- case 0: return z(6)+(topleft?0:1);
- case 1: return z(8)+(topleft?0:1);
+ case 0: return z(8)+(topleft?0:1);
+ case 1: return z(6)+(topleft?0:1);
case 2: return z(2*(4-plane))+(topleft?0:1);
case 3: return z(2*(4-plane))+(topleft?0:1);
case 4: return z(2*(4-plane))+(topleft?0:1);
}
public void drives(SectorWire w, boolean enable) {
+ // FIXME: better error checks?
mode4zyx(switchbox(w), enable?0x02:0x00, 0x07);
}
public boolean drives(SectorWire w) {
+ // FIXME: better error checks?
int connect = (mode4zyx(switchbox(w)) >> (global?3:0)) & 0x7;
return (connect & 0x2)!=0;
}
public final int col;
public final int row;
+ public String toString() { return "cell@("+col+","+row+")"; }
+
public Cell(int col, int row) {
this.row = row;
this.col = col;
}
public Fpslic fpslic() { return Fpslic.this; }
+ public int hashCode() { return col ^ row ^ Fpslic.this.hashCode(); }
+ public boolean equals(Object o) {
+ if (o==null || (!(o instanceof Cell))) return false;
+ Cell c = (Cell)o;
+ return c.col == col && c.row == row && c.fpslic()==fpslic();
+ }
// Accessors for Neighbors //////////////////////////////////////////////////////////////////////////////
public class AsyncPaperDemo {
- FtdiBoard fpslic;
+ public FtdiBoard fpslic;
public AsyncPaperDemo() throws Exception {
fpslic = new FtdiBoard();
fpslic.flush();
}
- private void divider(Fpslic.Cell c) {
+ public static void divider(Fpslic.Cell c) {
Fpslic.Cell detect1 = c;
Fpslic.Cell detect2 = c.east();
}
- private void runGui(int width, int height) throws Exception {
+ public void runGui(int width, int height) throws Exception {
Gui vis = new Gui(fpslic, fpslic, width, height);
Frame fr = new Frame();
fr.setTitle("SLIPWAY Live Fabric Debugger");
package edu.berkeley.slipway;
+import static java.awt.event.KeyEvent.*;
import edu.berkeley.slipway.*;
import com.atmel.fpslic.*;
import static com.atmel.fpslic.FpslicConstants.*;
import java.util.*;
import gnu.io.*;
-public class Demo2 {
+public class Demo2 implements KeyListener {
public static void main(String[] s) throws Exception {
- FtdiBoard device = new FtdiBoard();
- Fpslic at40k = device;
+ new Demo2().go();
+ }
+ public FtdiBoard device;
+ public Demo2() throws Exception {
+ device = new FtdiBoard();
+ }
+ public void go() throws Exception {
long begin = System.currentTimeMillis();
//FpslicUtil.readMode4(new ProgressInputStream("configuring fabric", System.in, 111740), device);
long end = System.currentTimeMillis();
Log.info(Demo.class, "finished in " + ((end-begin)/1000) + "s");
Thread.sleep(1000);
+
+
Log.info(Demo.class, "issuing command");
- Fpslic.Cell root = at40k.cell(5,5);
+ Fpslic.Cell root = device.cell(5,5);
root.ylut(LUT_SELF);
root.yi(NORTH);
root = root.north();
root.ylut(LUT_SELF);
root.yi(WEST);
+ root.out(1, true);
+ root.h(1, true);
root.wi(L1);
root.zi(L3);
root.zi(L0);
//root = root.n();
+ device.iob_bot(12, false).enableOutput(NW);
+ Fpslic.Cell c = device.cell(12, 0);
+ c.xo(c.east());
+ while(c.east() != null && c.east().east() != null) {
+ c.yo(c.east());
+ c = c.east();
+ }
device.flush();
- Gui3 vis = new Gui3(at40k, device);
+ Fpslic.Cell div = device.cell(19, 21);
+ while(true) {
+ AsyncPaperDemo.divider(div);
+ div = div.south().south();
+ if (div == null) break;
+ }
+ device.flush();
+
+ int MAX=17;
+ for(int x=2; x<MAX+1; x++) {
+ c = device.cell(x, 20);
+ Fpslic.Cell bridge = x==2 ? c.sw() : c.nw();
+ Fpslic.Cell pred = x==MAX ? c.south() : c.east();
+ Fpslic.Cell next = x==2 ? c.south() : c.west();
+ muller(c, pred, bridge, next);
+
+ c = c.south();
+ bridge = x==MAX ? c.ne() : c.se();
+ pred = x==2 ? c.north() : c.west();
+ next = x==MAX ? c.north() : c.east();
+ muller(c, pred, bridge, next);
+ }
+ //device.cell(MAX+0,20).yi(WEST);
+ //device.cell(MAX+0,20).ylut(LUT_SELF);
+ //device.cell(MAX+1,20).yi(WEST);
+ //device.cell(MAX+1,20).ylut(LUT_SELF);
+ device.cell(MAX+2,20).yi(WEST);
+ device.cell(MAX+2,20).ylut(LUT_SELF);
+ device.cell(MAX+2,20).xlut(LUT_OTHER);
+ device.cell(18,20).ylut(LUT_SELF);
+ device.flush();
+ go2();
+ }
+
+ public void go2() throws Exception {
+ setupScanCell();
+ device.flush();
+
+ vis = new Gui3((Fpslic)device, (FtdiBoard)device);
+ vis.addKeyListener(this);
Frame fr = new Frame();
fr.setLayout(new BorderLayout());
fr.add(vis, BorderLayout.CENTER);
vis.repaint();
fr.repaint();
fr.show();
- synchronized(Demo.class) { Demo.class.wait(); }
+ //synchronized(Demo.class) { Demo.class.wait(); }
+ while(true) {
+ try { Thread.sleep(500); } catch (Exception e) { }
+ synchronized(vis) {
+ scan();
+ }
+ }
+ }
+ Gui3 vis;
+ public void muller(Fpslic.Cell c, Fpslic.Cell pred, Fpslic.Cell bridge, Fpslic.Cell next) {
+ bridge.yi(next);
+ bridge.xlut(LUT_OTHER);
+
+ c.yi(pred);
+ c.xi(bridge);
+ c.b(false);
+ c.f(false);
+ c.c(YLUT);
+ c.t(TMUX_FB);
+ c.ylut((LUT_SELF & ~LUT_OTHER) |
+ (LUT_Z & ~LUT_OTHER) |
+ (LUT_Z & LUT_SELF));
+ }
+
+ public void setupScanCell() {
+ Fpslic fpslic = (Fpslic)device;
+ fpslic.cell(23,15).h(3, true);
+ fpslic.cell(23,15).yi(L3);
+ fpslic.cell(23,15).ylut(0xAA);
+ fpslic.iob_right(15, true).enableOutput(WEST);
+
+ fpslic.cell(23,0).ylut(0x00);
+ fpslic.iob_right(0, true).enableOutput(WEST);
+ fpslic.flush();
+ }
+
+ public void keyTyped(KeyEvent k) { }
+ public void keyReleased(KeyEvent k) { }
+ public void keyPressed(KeyEvent k) {
+ switch(k.getKeyCode()) {
+ case VK_SPACE:
+ scan();
+ break;
+ }
}
+ public void scan() {
+ for(int x=0; x<4; x++)
+ for(int y=0; y<4; y++)
+ scan(vis.ca[x][y]);
+ for(int x=0; x<4; x++)
+ for(int y=0; y<4; y++)
+ scan(vis.ca[x][y]);
+ }
+ public void scan(final GuiCell c) {
+ try {
+ final Fpslic.Cell cell = c.fpslicCell;
+ scan(device, cell, YLUT, true);
+ int x = cell.col;
+ int y = cell.row;
+ device.readBus(new BCB(c));
+ scan(device, cell, YLUT, false);
+ } catch (IOException e) {
+ throw new RuntimeException(e);
+ }
+ }
+
+ public static void scan(Fpslic dev, Fpslic.Cell cell, int source, boolean setup) {
+ if (setup) {
+ //if (source != NONE) cell.c(source);
+ if (cell.b()) cell.b(false);
+ if (cell.f()) cell.f(false);
+ }
+ if (cell.out(L3)!=setup) cell.out(L3, setup);
+ if (cell.vx(L3)!=setup) cell.v(L3, setup);
+
+ Fpslic.SectorWire sw = cell.vwire(L3);
+ //System.out.println("wire is: " + sw);
+ if (sw.row > (12 & ~0x3) && sw.north()!=null && sw.north().drives(sw))
+ sw.north().drives(sw, false);
+ while(sw.row > (12 & ~0x3) && sw.south() != null) {
+ //System.out.println(sw + " -> " + sw.south());
+ if (sw.drives(sw.south())!=setup) sw.drives(sw.south(), setup);
+ sw = sw.south();
+ }
+ if (sw.row < (12 & ~0x3) && sw.south() != null && sw.south().drives(sw))
+ sw.north().drives(sw, false);
+ while(sw.row < (12 & ~0x3) && sw.north() != null) {
+ //System.out.println(sw + " -> " + sw.north());
+ if (sw.drives(sw.north())!=setup) sw.drives(sw.north(), setup);
+ sw = sw.north();
+ }
+
+ //cell = dev.cell(19, 15);
+ cell = dev.cell(cell.col, 15);
+ /*
+ System.out.println("cell is " + cell);
+ cell.xlut(0xff);
+ cell.ylut(0xff);
+ cell.b(false);
+ cell.f(false);
+ cell.c(XLUT);
+ cell.out(L3, true);
+ cell.oe(NONE);
+ */
+ if (cell.hx(L3) != setup) cell.h(L3, setup);
+ if (cell.vx(L3) != setup) cell.v(L3, setup);
+ sw = cell.hwire(L3);
+
+ if (sw.west()!=null && sw.west().drives(sw)) { sw.west().drives(sw, false); }
+ while(sw.east() != null) {
+ //System.out.println(sw + " -> " + sw.east());
+ if (sw.drives(sw.east())!=setup) sw.drives(sw.east(), setup);
+ sw = sw.east();
+ }
+
+ }
+
+
+ private class BCB extends FtdiBoard.ByteCallback {
+ GuiCell c;
+ public BCB(GuiCell c) {
+ this.c = c;
+ }
+ public void call(byte b) throws Exception {
+ boolean on = (b & 0x80) != 0;
+ c.val = on;
+ vis.repaint();
+ }
+ }
}
-//\r
-// YOU MUST COMPILE THIS WITH -O3 OR THE AVR WILL NOT BE ABLE TO KEEP UP!!!!\r
-//\r
-\r
-#define F_CPU 12000000\r
-\r
-#if !defined(__AVR_AT94K__)\r
-#error you forgot to put -mmcu=at94k on the command line\r
-#endif\r
-\r
-#include <avr/wdt.h>\r
-#include <util/delay.h>\r
-#include <avr/io.h>\r
-#include <avr/interrupt.h>\r
-\r
-volatile int32_t upper = 0;\r
-\r
-int err = 0;\r
-\r
-void initUART0(unsigned int baudRate, unsigned int doubleRate) {\r
- UBRRHI = (((baudRate) >> 8) & 0x000F); \r
- UBRR0 = ((baudRate) & 0x00FF); \r
- UCSR0B |= ((1 << RXEN0) | (1 << TXEN0) | (1 << RXCIE0)); \r
-\r
- if (doubleRate)\r
- UCSR0A |= (1 << U2X0);\r
- else\r
- UCSR0A &= ~(1 << U2X0);\r
-}\r
-\r
-#define BUFSIZE (1024)\r
-\r
-long int numread = 0;\r
-inline void cts(int c) {\r
- numread++;\r
- if (c) {\r
- PORTE &= ~(1 << 7);\r
- } else {\r
- PORTE |= (1 << 7);\r
- }\r
-}\r
-\r
-\r
-static volatile int sending = 0;\r
-static volatile int32_t interrupt_count = 0;\r
-\r
-// RECV //////////////////////////////////////////////////////////////////////////////\r
-\r
-char read_buf[BUFSIZE];\r
-volatile int read_buf_head;\r
-volatile int read_buf_tail;\r
-char write_buf[BUFSIZE];\r
-volatile int write_buf_head;\r
-volatile int write_buf_tail;\r
-\r
-inline int inc(int x) { x++; if (x>=BUFSIZE) x=0; return x; }\r
-inline int read_full() { return inc(read_buf_tail)==read_buf_head; }\r
-inline int abs(int x) { return x<0 ? -x : x; }\r
-inline int read_size() { return read_buf_tail<read_buf_head ? (read_buf_head-read_buf_tail) : (read_buf_tail-read_buf_head); }\r
-inline int read_empty() { return read_buf_head==read_buf_tail; }\r
-inline int read_nearlyFull() {\r
- if (read_buf_tail==read_buf_head) return 0;\r
- if (read_buf_tail < read_buf_head) return (read_buf_head-read_buf_tail) < (BUFSIZE/2);\r
- return (read_buf_tail-read_buf_head) > (BUFSIZE/2);\r
-}\r
-\r
-inline int write_full() { return inc(write_buf_tail)==write_buf_head; }\r
-inline int write_empty() { return write_buf_head==write_buf_tail; }\r
-inline int write_nearlyFull() {\r
- if (write_buf_tail==write_buf_head) return 0;\r
- if (write_buf_tail < write_buf_head) return (write_buf_head-write_buf_tail) < (BUFSIZE/2);\r
- return (write_buf_tail-write_buf_head) > (BUFSIZE/2);\r
-}\r
-\r
-int32_t timer = 0;\r
-\r
-inline char recv() {\r
- int q;\r
- char ret;\r
-\r
- PORTE |= (1<<3);\r
- while(read_empty()) cts(1);\r
- PORTE &= ~(1<<3);\r
-\r
- ret = read_buf[read_buf_head];\r
- read_buf_head = inc(read_buf_head);\r
- if (!read_nearlyFull()) cts(1);\r
- return ret;\r
-}\r
-\r
-// Interrupt Handlers //////////////////////////////////////////////////////////////////////////////\r
-\r
-ISR(SIG_UART0_DATA) {\r
- if (write_empty()) {\r
- UCSR0B &= ~(1 << UDRIE0);\r
- return;\r
- }\r
- char ret = write_buf[write_buf_head];\r
- write_buf_head = inc(write_buf_head);\r
- UDR0 = (int)ret;\r
- sei();\r
-}\r
-\r
-void send(char c) {\r
- PORTE |= (1<<2);\r
- while (write_full());\r
- PORTE &= ~(1<<2);\r
- write_buf[write_buf_tail] = c;\r
- write_buf_tail = inc(write_buf_tail);\r
- UCSR0B |= (1 << UDRIE0);\r
-}\r
-\r
-\r
-void fpga_interrupts(int on) {\r
- if (on) {\r
- //FISUA = 0x1;\r
- FISCR = 0x80;\r
- FISUA = 0x01;\r
- } else {\r
- FISUA = 0;\r
- FISCR = 0;\r
- }\r
-}\r
-\r
-inline void conf(int z, int y, int x, int d) {\r
- FPGAX = x;\r
- FPGAY = y;\r
- FPGAZ = z;\r
- FPGAD = d;\r
-}\r
-\r
-#define TIMERVAL 100\r
-\r
-ISR(SIG_FPGA_INTERRUPT0) { \r
- interrupt_count++;\r
- sei();\r
-}\r
-\r
-volatile int dead = 0;\r
-\r
-ISR(SIG_OVERFLOW1) { \r
- upper = upper + 1;\r
-\r
- if (!dead) {\r
- if (PORTE & (1<<5)) PORTE &= ~(1<<5);\r
- else PORTE |= (1<<5);\r
- }\r
-\r
- TCNT1 = 0;\r
- sei();\r
-}\r
-\r
-//void die() { dead = 1; cli(); PORTE|=(1<<5); _delay_ms(2000); while(1) { } }\r
-\r
-void die(int two, int three, int five) {\r
- dead = 1;\r
- PORTE &~ ((1<<2) | (1<<3) | (1<<5));\r
- if (two) PORTE |= (1<<2);\r
- if (three) PORTE |= (1<<3);\r
- if (five) PORTE |= (1<<5);\r
- while(1) { }\r
-}\r
-\r
-ISR(SIG_UART0_RECV) {\r
- if (UCSR0A & (1 << FE0)) die(0, 0, 1);\r
- if ((UCSR0A & (1 << OR0))) die(1, 1, 1);\r
- if (read_full()) die(1, 0, 1);\r
-\r
- read_buf[read_buf_tail] = UDR0;\r
- read_buf_tail = inc(read_buf_tail);\r
- if (read_nearlyFull()) cts(0);\r
- SREG |= 0x80;\r
- sei();\r
-}\r
-\r
-inline int hex(char c) {\r
- if (c >= '0' && c <= '9') return (c - '0');\r
- if (c >= 'a' && c <= 'f') return ((c - 'a') + 0xa);\r
- if (c >= 'A' && c <= 'F') return ((c - 'A') + 0xa);\r
- return -1;\r
-}\r
-\r
-int readFPGA() {\r
- fpga_interrupts(0);\r
- int ret = FISUA;\r
- fpga_interrupts(1);\r
- return ret;\r
-}\r
-\r
-int main() {\r
- DDRE = (1<<7) | (1<<5) | (1<<3) | (1<<2);\r
- PORTE = 0;\r
-\r
- PORTE |= (1<<5);\r
-\r
- read_buf_head = 0;\r
- read_buf_tail = 0;\r
- write_buf_head = 0;\r
- write_buf_tail = 0;\r
- initUART0(1, 0); //for slow board\r
-\r
- EIMF = 0xFF;\r
- SREG = INT0;\r
- sei();\r
-\r
- TCNT1 = 0;\r
- TIFR&=~(1<<TOV1);\r
- TIMSK|=(1<<TOIE1);\r
- TCCR1B = 3;\r
-\r
- cts(0);\r
- cts(1);\r
-\r
- int x=0, y=0, z=0;\r
- int flag=0;\r
- for(;;) {\r
- int i, d=0;\r
- int r = recv();\r
- switch(r) {\r
- case 0:\r
- send('O');\r
- send('B');\r
- send('I');\r
- send('T');\r
- send('S');\r
- fpga_interrupts(1);\r
- if (flag) die(0, 1, 1);\r
- break;\r
-\r
- case 1:\r
- z = recv();\r
- y = recv();\r
- x = recv();\r
- d = recv();\r
- conf(z, y, x, d);\r
- break;\r
-\r
- case 2:\r
- flag=1;\r
- send(readFPGA());\r
- break;\r
-\r
- case 3: {\r
- int32_t local_interrupt_count = interrupt_count;\r
- interrupt_count = 0;\r
- send((local_interrupt_count >> 24) & 0xff);\r
- send((local_interrupt_count >> 16) & 0xff);\r
- send((local_interrupt_count >> 8) & 0xff);\r
- send((local_interrupt_count >> 0) & 0xff);\r
- \r
- int32_t local_timer = TCNT1;\r
- int32_t local_upper = upper;\r
- TCCR1B = 0;\r
- TIFR&=~(1<<TOV1);\r
- TIMSK|=(1<<TOIE1);\r
- upper = 0;\r
- TCNT1 = 0;\r
- TCCR1B = 3;\r
- send((local_upper >> 8) & 0xff);\r
- send((local_upper >> 0) & 0xff);\r
- send((local_timer >> 8) & 0xff);\r
- send((local_timer >> 0) & 0xff);\r
- break;\r
- }\r
-\r
- /*\r
- case 3:\r
- //init_timer();\r
- break;\r
- case 4:\r
- sending = 1;\r
- break;\r
- case 5:\r
- sending = 0;\r
- break;\r
- */\r
- }\r
- }\r
- return 0;\r
-\r
-} \r
-\r
+//
+// YOU MUST COMPILE THIS WITH -O3 OR THE AVR WILL NOT BE ABLE TO KEEP UP!!!!
+//
+
+#define F_CPU 12000000
+
+#if !defined(__AVR_AT94K__)
+#error you forgot to put -mmcu=at94k on the command line
+#endif
+
+#include <avr/wdt.h>
+#include <util/delay.h>
+#include <avr/io.h>
+#include <avr/interrupt.h>
+
+volatile int32_t upper = 0;
+
+int err = 0;
+
+void initUART0(unsigned int baudRate, unsigned int doubleRate) {
+ UBRRHI = (((baudRate) >> 8) & 0x000F);
+ UBRR0 = ((baudRate) & 0x00FF);
+ UCSR0B |= ((1 << RXEN0) | (1 << TXEN0) | (1 << RXCIE0));
+
+ if (doubleRate)
+ UCSR0A |= (1 << U2X0);
+ else
+ UCSR0A &= ~(1 << U2X0);
+}
+
+#define BUFSIZE (1024)
+
+long int numread = 0;
+inline void cts(int c) {
+ numread++;
+ if (c) {
+ PORTE &= ~(1 << 7);
+ } else {
+ PORTE |= (1 << 7);
+ }
+}
+
+
+static volatile int sending = 0;
+static volatile int32_t interrupt_count = 0;
+
+// RECV //////////////////////////////////////////////////////////////////////////////
+
+char read_buf[BUFSIZE];
+volatile int read_buf_head;
+volatile int read_buf_tail;
+char write_buf[BUFSIZE];
+volatile int write_buf_head;
+volatile int write_buf_tail;
+
+inline int inc(int x) { x++; if (x>=BUFSIZE) x=0; return x; }
+inline int read_full() { return inc(read_buf_tail)==read_buf_head; }
+inline int abs(int x) { return x<0 ? -x : x; }
+inline int read_size() { return read_buf_tail<read_buf_head ? (read_buf_head-read_buf_tail) : (read_buf_tail-read_buf_head); }
+inline int read_empty() { return read_buf_head==read_buf_tail; }
+inline int read_nearlyFull() {
+ if (read_buf_tail==read_buf_head) return 0;
+ if (read_buf_tail < read_buf_head) return (read_buf_head-read_buf_tail) < (BUFSIZE/2);
+ return (read_buf_tail-read_buf_head) > (BUFSIZE/2);
+}
+
+inline int write_full() { return inc(write_buf_tail)==write_buf_head; }
+inline int write_empty() { return write_buf_head==write_buf_tail; }
+inline int write_nearlyFull() {
+ if (write_buf_tail==write_buf_head) return 0;
+ if (write_buf_tail < write_buf_head) return (write_buf_head-write_buf_tail) < (BUFSIZE/2);
+ return (write_buf_tail-write_buf_head) > (BUFSIZE/2);
+}
+
+int32_t timer = 0;
+
+inline char recv() {
+ int q;
+ char ret;
+
+ PORTE |= (1<<3);
+ while(read_empty()) cts(1);
+ PORTE &= ~(1<<3);
+
+ ret = read_buf[read_buf_head];
+ read_buf_head = inc(read_buf_head);
+ if (!read_nearlyFull()) cts(1);
+ return ret;
+}
+
+// Interrupt Handlers //////////////////////////////////////////////////////////////////////////////
+
+ISR(SIG_UART0_DATA) {
+ if (write_empty()) {
+ UCSR0B &= ~(1 << UDRIE0);
+ return;
+ }
+ char ret = write_buf[write_buf_head];
+ write_buf_head = inc(write_buf_head);
+ UDR0 = (int)ret;
+ sei();
+}
+
+void send(char c) {
+ PORTE |= (1<<2);
+ while (write_full());
+ PORTE &= ~(1<<2);
+ write_buf[write_buf_tail] = c;
+ write_buf_tail = inc(write_buf_tail);
+ UCSR0B |= (1 << UDRIE0);
+}
+
+
+void fpga_interrupts(int on) {
+ if (on) {
+ //FISUA = 0x1;
+ FISCR = 0x80;
+ FISUA = 0x01;
+ } else {
+ FISUA = 0;
+ FISCR = 0;
+ }
+}
+
+inline void conf(int z, int y, int x, int d) {
+ FPGAX = x;
+ FPGAY = y;
+ FPGAZ = z;
+ FPGAD = d;
+}
+
+#define TIMERVAL 100
+
+ISR(SIG_FPGA_INTERRUPT0) {
+ interrupt_count++;
+ sei();
+}
+
+volatile int dead = 0;
+
+ISR(SIG_OVERFLOW1) {
+ upper = upper + 1;
+
+ if (!dead) {
+ if (PORTE & (1<<5)) PORTE &= ~(1<<5);
+ else PORTE |= (1<<5);
+ }
+
+ TCNT1 = 0;
+ sei();
+}
+
+//void die() { dead = 1; cli(); PORTE|=(1<<5); _delay_ms(2000); while(1) { } }
+
+void die(int two, int three, int five) {
+ dead = 1;
+ PORTE &~ ((1<<2) | (1<<3) | (1<<5));
+ if (two) PORTE |= (1<<2);
+ if (three) PORTE |= (1<<3);
+ if (five) PORTE |= (1<<5);
+ while(1) { }
+}
+
+ISR(SIG_UART0_RECV) {
+ if (UCSR0A & (1 << FE0)) die(0, 0, 1);
+ if ((UCSR0A & (1 << OR0))) die(1, 1, 1);
+ if (read_full()) die(1, 0, 1);
+
+ read_buf[read_buf_tail] = UDR0;
+ read_buf_tail = inc(read_buf_tail);
+ if (read_nearlyFull()) cts(0);
+ SREG |= 0x80;
+ sei();
+}
+
+inline int hex(char c) {
+ if (c >= '0' && c <= '9') return (c - '0');
+ if (c >= 'a' && c <= 'f') return ((c - 'a') + 0xa);
+ if (c >= 'A' && c <= 'F') return ((c - 'A') + 0xa);
+ return -1;
+}
+
+int readFPGA() {
+ fpga_interrupts(0);
+ int ret = FISUA;
+ fpga_interrupts(1);
+ return ret;
+}
+
+int main() {
+ DDRE = (1<<7) | (1<<5) | (1<<3) | (1<<2);
+ PORTE = 0;
+
+ PORTE |= (1<<5);
+
+ read_buf_head = 0;
+ read_buf_tail = 0;
+ write_buf_head = 0;
+ write_buf_tail = 0;
+ initUART0(1, 0); //for slow board
+
+ EIMF = 0xFF;
+ SREG = INT0;
+ sei();
+
+ TCNT1 = 0;
+ TIFR&=~(1<<TOV1);
+ TIMSK|=(1<<TOIE1);
+ TCCR1B = 3;
+
+ cts(0);
+ cts(1);
+
+ int x=0, y=0, z=0;
+ int flag=0;
+ for(;;) {
+ int i, d=0;
+ int r = recv();
+ switch(r) {
+ case 0:
+ send('O');
+ send('B');
+ send('I');
+ send('T');
+ send('S');
+ fpga_interrupts(1);
+ if (flag) die(0, 1, 1);
+ break;
+
+ case 1:
+ z = recv();
+ y = recv();
+ x = recv();
+ d = recv();
+ conf(z, y, x, d);
+ break;
+
+ case 2:
+ flag=1;
+ send(readFPGA());
+ break;
+
+ case 3: {
+ int32_t local_interrupt_count = interrupt_count;
+ interrupt_count = 0;
+ send((local_interrupt_count >> 24) & 0xff);
+ send((local_interrupt_count >> 16) & 0xff);
+ send((local_interrupt_count >> 8) & 0xff);
+ send((local_interrupt_count >> 0) & 0xff);
+
+ int32_t local_timer = TCNT1;
+ int32_t local_upper = upper;
+ TCCR1B = 0;
+ TIFR&=~(1<<TOV1);
+ TIMSK|=(1<<TOIE1);
+ upper = 0;
+ TCNT1 = 0;
+ TCCR1B = 3;
+ send((local_upper >> 8) & 0xff);
+ send((local_upper >> 0) & 0xff);
+ send((local_timer >> 8) & 0xff);
+ send((local_timer >> 0) & 0xff);
+ break;
+ }
+
+ /*
+ case 3:
+ //init_timer();
+ break;
+ case 4:
+ sending = 1;
+ break;
+ case 5:
+ sending = 0;
+ break;
+ */
+ }
+ }
+ return 0;
+
+}
+
--- /dev/null
+import com.atmel.fpslic.*;
+import byucc.edif.tools.merge.*;
+import byucc.edif.*;
+import java.io.*;
+import java.util.*;
+import edu.berkeley.slipway.*;
+import com.atmel.fpslic.*;
+import static com.atmel.fpslic.FpslicConstants.*;
+
+public class MPARDemo {
+
+ public static final double alphaParameter = 00.9;
+ public static final double betaParameter = 20.0;
+ public static final double gammaParameter = 1.0;
+
+ public static class FlatNetlist {
+
+ private HashMap<String,Integer> ids = new HashMap<String,Integer>();
+
+ public HashSet<Node> nodes = new HashSet<Node>();
+ public HashSet<Net> nets = new HashSet<Net>();
+
+ /** a node is some primitive element; a potential configuration of a CLB */
+ public class Node {
+ public PhysicalDevice.PhysicalCell physicalCell = null;
+ private final String type;
+ private final int id;
+
+ public int x = -1;
+ public int y = -1;
+
+ private HashMap<String,Port> ports = new HashMap<String,Port>();
+
+ public Node(String type) {
+ nodes.add(this);
+ this.type = type.toLowerCase();
+ Integer num = ids.get(type);
+ this.id = num == null ? 0 : num.intValue();
+ ids.put(type, this.id+1);
+ }
+ public String getType() { return type; }
+ public String toString() {
+ if (x==-1 || y==-1)
+ return type + "["+id+"]";
+ return type + "@("+x+","+y+")";
+ }
+ public Port getPort(String name, boolean driver) {
+ Port p = ports.get(name);
+ if (p==null) ports.put(name, p = new Port(name, driver));
+ return p;
+ }
+
+ public Fpslic.Cell getPlacement(Fpslic fpslic) { return fpslic.cell(x, y); }
+ public void place(Fpslic fpslic) {
+ Fpslic.Cell cell = fpslic.cell(x,y);
+ cell.c(XLUT);
+ cell.b(false);
+ cell.f(false);
+ cell.xi(NW);
+ cell.yi(EAST);
+ if (type.equals("and2")) cell.xlut(LUT_SELF & LUT_OTHER);
+ else if (type.equals("or2")) cell.xlut(LUT_SELF | LUT_OTHER);
+ else if (type.equals("xor2")) cell.xlut(LUT_SELF ^ LUT_OTHER);
+ else if (type.equals("buf")) cell.xlut(LUT_SELF);
+ else if (type.equals("inv")) cell.xlut(~LUT_SELF);
+ else if (type.equals("cell0")) return;
+ }
+
+ private int portIndex = 0;
+
+ /** a port is an input or output to a Node */
+ public class Port {
+ private final String name;
+ private final boolean driver;
+ Net net;
+ public final int index;
+ public Port(String name, boolean driver) {
+ this.name = name;
+ this.driver = driver;
+ this.index = driver ? 0 : portIndex++;
+ }
+ public String toString() { return Node.this + "." + name; }
+ public Node getNode() { return Node.this; }
+ public void connect(Port p) {
+ if (net != null) { net.add(p);
+ } else if (p.net != null) { p.net.add(this);
+ } else {
+ new Net().add(this);
+ this.net.add(p);
+ }
+ }
+ public void route(Fpslic fpslic, Port[] dests, PhysicalDevice pd) {
+ PhysicalDevice.PhysicalNet[] destsp = new PhysicalDevice.PhysicalNet[dests.length];
+ for(int i=0; i<dests.length; i++) {
+ Port dest = dests[i];
+ switch(dest.index) {
+ case 0: destsp[i] = dest.getNode().physicalCell.getNet("xi"); break;
+ case 1: destsp[i] = dest.getNode().physicalCell.getNet("yi"); break;
+ default: throw new Error();
+ }
+ }
+ //System.out.println(physicalCell.getNet("out"));
+ //System.out.println(destsp[0]);
+ pd.route(physicalCell.getNet("out"), destsp);
+
+ /*
+ Fpslic.Cell driverCell = fpslic.cell(getNode().x,getNode().y);
+ Fpslic.Cell destCell = fpslic.cell(dest.getNode().x,dest.getNode().y);
+ boolean[] hblocked = new boolean[5];
+ boolean[] vblocked = new boolean[5];
+ hblocked[3] = true;
+ vblocked[3] = true;
+ int minx = Math.min(getNode().x, dest.getNode().x);
+ int miny = Math.min(getNode().y, dest.getNode().y);
+ int maxx = Math.max(getNode().x, dest.getNode().x);
+ int maxy = Math.max(getNode().y, dest.getNode().y);
+ for(int cx = 0; cx <= 3; cx++) {
+ Fpslic.Cell c = fpslic.cell(cx, getNode().y);
+ for(int i=0; i<5; i++)
+ hblocked[i] |= (c.hx(i) && !c.equals(driverCell));
+ }
+ for(int cy = 0; cy <= 3; cy++) {
+ Fpslic.Cell c = fpslic.cell(dest.getNode().x, cy);
+ for(int i=0; i<5; i++)
+ vblocked[i] |= (c.vx(i) && !c.equals(driverCell));
+ }
+ int free = 0;
+ for(; free < 5; free++) if (!hblocked[free]) break;
+ for(; free < 5; free++) if (!vblocked[free]) break;
+ if (free >= 5) throw new RuntimeException("unroutable!");
+ Fpslic.Cell turnCell = fpslic.cell(dest.getNode().x, getNode().y);
+ driverCell.out(free, true);
+ driverCell.h(free, true);
+ turnCell.h(free, true);
+ turnCell.v(free, true);
+ switch(dest.index) {
+ case 0: destCell.xi(L0 + free); break;
+ case 1: destCell.yi(L0 + free); break;
+ case 2: destCell.wi(L0 + free); break;
+ case 3: destCell.zi(L0 + free); break;
+ default: throw new RuntimeException("error");
+ }
+ destCell.v(free, true);
+ System.out.println("route " + this + " -> " + dest + " on planes " + free);
+ */
+ }
+ }
+ }
+
+ /** a Net is a collection of ports which are wired together */
+ public class Net implements Iterable<Node.Port> {
+ private Node.Port driver = null;
+ private HashSet<Node.Port> ports = new HashSet<Node.Port>();
+ public Net() { nets.add(this); }
+ public Iterator<Node.Port> iterator() { return ports.iterator(); }
+ public int getSize() { return ports.size(); }
+ public void route(Fpslic fpslic, PhysicalDevice pd) {
+ if (driver == null) return;
+ //System.out.println();
+ //System.out.println("routing " + this);
+ Node.Port[] dests = new Node.Port[ports.size() - (ports.contains(driver) ? 1 : 0)];
+ int i = 0;
+ for(Node.Port p : ports)
+ if (p != driver)
+ dests[i++] = p;
+ driver.route(fpslic, dests, pd);
+ }
+ public void add(Node.Port p) {
+ if (p.driver) {
+ if (driver != null && driver != p)
+ throw new RuntimeException("two drivers on a port!\n "+driver+"\n "+p);
+ driver = p;
+ }
+ if (p.net==this || ports.contains(p)) return;
+ ports.add(p);
+ add(p.net);
+ p.net = this;
+ }
+ public void add(Net n) {
+ if (n==this || n==null) return;
+ for(Node.Port p : n) add(p);
+ nets.remove(n);
+ }
+ public String toString() {
+ StringBuffer ret = new StringBuffer();
+ ret.append(driver==null ? "()" : driver.toString());
+ ret.append(" -> ");
+ for(Node.Port p : this)
+ if (p!=driver)
+ ret.append(p+" ");
+ return ret.toString();
+ }
+ }
+
+
+ public HashMap<EdifCellInstance,FlatNetlist.Node> cache =
+ new HashMap<EdifCellInstance,FlatNetlist.Node>();
+ public HashMap<String,FlatNetlist.Node> top =
+ new HashMap<String,FlatNetlist.Node>();
+
+ public FlatNetlist.Node createNode(EdifCellInstance eci, String portName) {
+ FlatNetlist.Node n = eci==null ? top.get(portName) : cache.get(eci);
+ if (n != null) return n;
+ if (eci==null) {
+ n = new FlatNetlist.Node("top_"+portName);
+ top.put(portName, n);
+ return n;
+ } else {
+ n = new FlatNetlist.Node(eci.getType());
+ cache.put(eci,n);
+ }
+ for(EdifPortRef epr : eci.getAllEPRs()) {
+ EdifPort ep = epr.getPort();
+ EdifNet en = epr.getNet();
+ String name = ep.getOldName();
+ boolean driver = ep.getDirection()==ep.OUT;
+ if (eci==null) driver = !driver;
+ if (eci==null) name = driver ? "out" : "xi";
+ FlatNetlist.Node.Port p = n.getPort(name, driver);
+ for(EdifPortRef epr2 : en.getConnectedPortRefs()) {
+ EdifCellInstance eci2 = epr2.getCellInstance();
+ EdifPort ep2 = epr2.getPort();
+ Node n2 = createNode(eci2, ep2.getOldName());
+ driver = ep2.getDirection()==ep.OUT;
+ name = ep2.getOldName();
+ if (eci2==null) driver = !driver;
+ if (eci2==null) name = driver ? "out" : "xi";
+ FlatNetlist.Node.Port p2 = n2.getPort(name, driver);
+ p.connect(p2);
+ }
+ }
+ return n;
+ }
+ }
+
+ /*
+ test code for inter-sector switchboxes
+ public static void main2() throws Exception {
+ Fpslic fpslic = new FtdiBoard();
+ // set up scan cell
+ fpslic.cell(23,15).h(3, true);
+ fpslic.cell(23,15).yi(L3);
+ fpslic.cell(23,15).ylut(0xAA);
+ fpslic.iob_right(15, true).enableOutput(WEST);
+ fpslic.cell(23,0).ylut(0x00);
+ fpslic.iob_right(0, true).enableOutput(WEST);
+ fpslic.flush();
+ for(int x=0; x<20; x++) {
+ for(int y=0; y<20; y++) {
+ for(int l=0; l<5; l++) {
+ for(int v = 0; v <= 1; v++) {
+ boolean vert = v==1;
+ int newx = vert ? x : x-1;
+ int newy = vert ? y-1 : y;
+ if (newx<0 || newy<0) continue;
+ if (vert && (y%4) != 0) continue;
+ if (!vert && (x%4) != 0) continue;
+
+ int layer = l;
+ if (layer==3) continue;
+ Fpslic.Cell c = fpslic.cell(x, y);
+ Fpslic.Cell c2 = fpslic.cell(newx, newy);
+ Fpslic.SectorWire sw1 = vert ? c.vwire(layer) : c.hwire(layer);
+ Fpslic.SectorWire sw2 = vert ? c2.vwire(layer) : c2.hwire(layer);
+ sw1.drives(sw2, true);
+
+ c.c(YLUT);
+ if (vert) c.v(L0 + layer, true);
+ else c.h(L0 + layer, true);
+ c.out(L0 + layer, true);
+ c.b(false);
+
+ c2.yi(L0 + layer);
+ if (vert) c2.v(L0 + layer, true);
+ else c2.h(L0 + layer, true);
+ c2.ylut(LUT_SELF);
+ c2.c(YLUT);
+ c2.b(false);
+
+ System.out.print(x+","+y+","+l+","+(vert?"v":"h")+": ");
+ c.ylut(0x00);
+ fpslic.flush();
+ boolean good = scan(fpslic, c2)==0;
+ if (!good) fails++;
+ System.out.print(good ? "ok " : "bad ");
+ c.ylut(0xff);
+ fpslic.flush();
+ good = scan(fpslic, c2)!=0;
+ if (!good) fails++;
+ System.out.print(good ? "ok " : "bad ");
+ System.out.println();
+ sw1.drives(sw2, false);
+ if (vert) c.v(layer, false);
+ else c.h(layer, false);
+ c.out(layer, false);
+ }
+ }
+ }
+ }
+ System.out.println("fails = " + fails);
+
+ }
+ public static int fails = 0;
+ */
+
+ public static void main(String[] s) throws Exception {
+ EdifEnvironment topEnv = new EdifEnvironment("top");
+ EdifLibraryManager elm = new EdifLibraryManager(topEnv);
+ EdifLibrary initLib = new EdifLibrary(elm, "initLib");
+ EdifEnvironment env = EdifMergeParser.parseAndMerge(s, initLib);
+ System.out.println("top is " + env.getTopCell());
+ FlatNetlist fnl = new FlatNetlist();
+
+ for(Iterator<EdifCellInstance> it = (Iterator<EdifCellInstance>)env.getTopCell().cellInstanceIterator();
+ it.hasNext();
+ ) {
+ FlatNetlist.Node n = fnl.createNode(it.next(), null);
+ }
+
+ Fpslic fpslic = new FtdiBoard();
+ PhysicalDevice pd = new PhysicalDevice(fpslic, 20, 20);
+
+ int px = 0;
+ int py = 0;
+
+ // crude map
+ Random rand = new Random();
+ boolean[][] used = new boolean[pd.width][pd.height];
+ for(FlatNetlist.Node n : fnl.nodes) {
+ while(true) {
+ px = Math.abs(rand.nextInt()) % pd.width;
+ py = Math.abs(rand.nextInt()) % pd.height;
+ if (!used[px][py]) {
+ used[px][py] = true;
+ n.x = px;
+ n.y = py;
+ n.physicalCell = pd.getCell(px, py);
+ System.out.println("placed " + n + " at ("+px+","+py+")");
+ n.place(fpslic);
+ break;
+ }
+ }
+ }
+
+ int trial = 0;
+ while(true) {
+ System.out.println();
+ System.out.println("routing trial " + (++trial));
+ for(FlatNetlist.Net net : fnl.nets) {
+ if (net.getSize() <= 1) continue;
+ net.route(fpslic, pd);
+ }
+ double congestion = 0;
+ int overrouted = 0;
+ for(PhysicalDevice.PhysicalNet pn : pd.allPhysicalNets) {
+ if (pn.load > 1) {
+ //System.out.println("overrouted: " + pn + ", congestion="+pn.congestion);
+ overrouted++;
+ congestion += pn.congestion;
+ }
+ pn.congestion = pn.congestion * alphaParameter;
+ if (pn.load > 1) {
+ pn.congestion += betaParameter;
+ }
+ pn.load = 0;
+ }
+ System.out.println(" overrouted="+overrouted+", congestion="+congestion);
+ if (overrouted <= 0) break;
+ for(PhysicalDevice.PhysicalNet pn : pd.allPhysicalNets)
+ for(PhysicalDevice.PhysicalPip pip : pn) {
+ pip.set(false);
+ }
+ }
+
+ // set up scan cell
+ fpslic.cell(23,15).h(3, true);
+ fpslic.cell(23,15).yi(L3);
+ fpslic.cell(23,15).ylut(0xAA);
+ fpslic.iob_right(15, true).enableOutput(WEST);
+ fpslic.cell(23,0).ylut(0x00);
+ fpslic.iob_right(0, true).enableOutput(WEST);
+ fpslic.flush();
+
+ int width = 8;
+ while(true) {
+ int a = Math.abs(rand.nextInt()) % (1 << width);
+ int b = Math.abs(rand.nextInt()) % (1 << width);
+ setInput(fnl, fpslic, "a", a);
+ setInput(fnl, fpslic, "b", b);
+ setInput(fnl, fpslic, "ci", 0);
+ int result = getOutput(fnl, fpslic, "out");
+ System.out.println(Integer.toString(a,16) + " + " +
+ Integer.toString(b,16) + " = " +
+ Integer.toString(result,16) +
+ " [ " + (a+b==result ? "ok" : "bad" ) + " ] ");
+ }
+ }
+
+ public static class PhysicalDevice {
+ private final Fpslic fpslic;
+
+ public final int width;
+ public final int height;
+ private final PhysicalNet[][][][] sectorWires;
+ private final PhysicalCell[][] cells;
+
+ public PhysicalCell getCell(int col, int row) {
+ if (col<0) return null;
+ if (row<0) return null;
+ if (col>=width) return null;
+ if (row>=height) return null;
+ return cells[col][row];
+ }
+
+ public PhysicalDevice(final Fpslic fpslic, int width, int height) {
+ this.fpslic = fpslic;
+ this.width = width;
+ this.height = height;
+ sectorWires = new PhysicalNet[width][height][5][2];
+ for(int x=0; x<width; x+=4)
+ for(int y=0; y<height; y+=4)
+ for(int p=0; p<5; p++) {
+ for(int xc=x; xc<x+4; xc++) {
+ PhysicalNet vwire = new PhysicalNet("("+xc+","+y+"-"+(y+3)+")");
+ for(int yc=y; yc<y+4; yc++)
+ sectorWires[xc][yc][p][0] = vwire;
+ }
+ for(int yc=y; yc<y+4; yc++) {
+ PhysicalNet hwire = new PhysicalNet("("+x+"-"+(x+3)+","+yc+")");
+ for(int xc=x; xc<x+4; xc++)
+ sectorWires[xc][yc][p][1] = hwire;
+ }
+ }
+
+ for(int x=4; x<width; x+=4) {
+ for(int y=0; y<height; y++) {
+ for(int p=0; p<5; p++) {
+ final int xc = x;
+ final int yc = y;
+ final int pc = p;
+ new PhysicalPip("xxx",
+ sectorWires[x-1][y][p][1],
+ new PhysicalNet[] { sectorWires[x][y][p][1] },
+ 5) {
+ public void set(boolean connected) {
+ fpslic.cell(xc-1, yc).hwire(pc).drives(fpslic.cell(xc, yc).hwire(pc), connected);
+ }
+ };
+ new PhysicalPip("xxx",
+ sectorWires[x][y][p][1],
+ new PhysicalNet[] { sectorWires[x-1][y][p][1] },
+ 5) {
+ public void set(boolean connected) {
+ fpslic.cell(xc, yc).hwire(pc).drives(fpslic.cell(xc-1, yc).hwire(pc), connected);
+ }
+ };
+ }
+ }
+ }
+
+ for(int x=0; x<width; x++) {
+ for(int y=4; y<height; y+=4) {
+ for(int p=0; p<5; p++) {
+ final int xc = x;
+ final int yc = y;
+ final int pc = p;
+ new PhysicalPip("xxx",
+ sectorWires[x][y-1][p][0],
+ new PhysicalNet[] { sectorWires[x][y][p][0] },
+ 5) {
+ public void set(boolean connected) {
+ fpslic.cell(xc, yc-1).vwire(pc).drives(fpslic.cell(xc, yc).vwire(pc), connected);
+ }
+ };
+ new PhysicalPip("xxx",
+ sectorWires[x][y][p][0],
+ new PhysicalNet[] { sectorWires[x][y-1][p][0] },
+ 5) {
+ public void set(boolean connected) {
+ fpslic.cell(xc, yc).vwire(pc).drives(fpslic.cell(xc, yc-1).vwire(pc), connected);
+ }
+ };
+ }
+ }
+ }
+
+ cells = new PhysicalCell[width][height];
+ for(int x=0; x<width; x++)
+ for(int y=0; y<height; y++) {
+ cells[x][y] = new PhysicalCell(x, y);
+ }
+ for(int x=0; x<width; x++)
+ for(int y=0; y<height; y++)
+ cells[x][y].link();
+ }
+
+ private PhysicalNet getSectorWire(int col, int row, int plane, boolean horizontal) {
+ return sectorWires[col][row][plane][horizontal ? 1 : 0];
+ }
+
+ public class PhysicalCell {
+
+ public PhysicalNet getNet(String name) {
+ if (name.equals("out")) return outputNet;
+ if (name.equals("xi")) return xin;
+ if (name.equals("yi")) return yin;
+ throw new RuntimeException("unknown");
+ }
+
+ private int col;
+ private int row;
+ private PhysicalNet outputNet;
+ private PhysicalNet xin;
+ private PhysicalNet yin;
+ private PhysicalNet[] local = new PhysicalNet[5];
+
+ private Fpslic.Cell cell() { return fpslic.cell(col, row); }
+
+ public void setFunction(String type) {
+ Fpslic.Cell cell = cell();
+ cell.c(XLUT);
+ cell.xo(false);
+ cell.b(false);
+ cell.f(false);
+ if (type.equals("and2")) cell.xlut(LUT_SELF & LUT_OTHER);
+ else if (type.equals("or2")) cell.xlut(LUT_SELF | LUT_OTHER);
+ else if (type.equals("xor2")) cell.xlut(LUT_SELF ^ LUT_OTHER);
+ else if (type.equals("buf")) cell.xlut(LUT_SELF);
+ else if (type.equals("inv")) cell.xlut(~LUT_SELF);
+ }
+
+ public void link() {
+ // FIXME wow, this is a horrendous hack!
+ if (getCell(col-1, row+1) != null)
+ new PhysicalPip(this+".xiNW", getCell(col-1, row+1).getNet("out"), new PhysicalNet[] { xin }, 5) {
+ public void set(boolean connected) { cell().xi(connected ? NW : NONE); }
+ };
+ if (getCell(col-1, row-1) != null)
+ new PhysicalPip(this+".xiSW", getCell(col-1, row-1).getNet("out"), new PhysicalNet[] { xin }, 5) {
+ public void set(boolean connected) { cell().xi(connected ? SW : NONE); }
+ };
+ if (getCell(col+1, row+1) != null)
+ new PhysicalPip(this+".xiNE", getCell(col+1, row+1).getNet("out"), new PhysicalNet[] { xin }, 5) {
+ public void set(boolean connected) { cell().xi(connected ? NE : NONE); }
+ };
+ if (getCell(col+1, row-1) != null)
+ new PhysicalPip(this+".xiSE", getCell(col+1, row-1).getNet("out"), new PhysicalNet[] { xin }, 5) {
+ public void set(boolean connected) { cell().xi(connected ? SE : NONE); }
+ };
+ }
+
+ private PhysicalCell(int col, int row) {
+ this.row = row;
+ this.col = col;
+ outputNet = new PhysicalNet(this.toString()+".out");
+ xin = new PhysicalNet(this.toString()+".xi");
+ yin = new PhysicalNet(this.toString()+".yi");
+ for(int j=0; j<5; j++) {
+
+ // plane 3 is reserved for debugging
+ if (j==3) continue;
+
+ final int i = j;
+ local[i] = new PhysicalNet(this.toString()+".L"+i);
+ new PhysicalPip(this+".h"+i, null, new PhysicalNet[] { local[i], getSectorWire(col, row, i, true) }) {
+ public void set(boolean connected) { cell().h(i, connected); }
+ };
+ new PhysicalPip(this+".v"+i, null, new PhysicalNet[] { local[i], getSectorWire(col, row, i, false) }) {
+ public void set(boolean connected) { cell().v(i, connected); }
+ };
+ new PhysicalPip(this+".xi"+i, local[i], new PhysicalNet[] { xin }) {
+ public void set(boolean connected) { cell().xi(connected ? i : NONE); }
+ };
+ new PhysicalPip(this+".yi"+i, local[i], new PhysicalNet[] { yin }) {
+ public void set(boolean connected) { cell().yi(connected ? i : NONE); }
+ };
+ new PhysicalPip(this+".o"+i, outputNet, new PhysicalNet[] { local[i] }) {
+ public void set(boolean connected) { cell().out(i, connected); }
+ };
+ }
+ }
+ public String toString() { return "cell@("+col+","+row+")"; }
+
+ }
+
+ public void route(PhysicalNet source, PhysicalNet[] dests) {
+ HashSet<PhysicalNet> remainingDests = new HashSet<PhysicalNet>();
+ for(PhysicalNet dest : dests) remainingDests.add(dest);
+
+ HashSet<PhysicalNet> needsReset = new HashSet<PhysicalNet>();
+ PriorityQueue<PhysicalNet> pq = new PriorityQueue<PhysicalNet>();
+ needsReset.add(source);
+ source.distance = 0;
+ pq.add(source);
+
+ OUTER: while(true) {
+ PhysicalNet pn = pq.poll();
+ if (pn==null) throw new Error("unroutable! " + source + " -> " + dests[0]);
+ double frontier = pn.distance;
+ for(PhysicalPip pip : pn)
+ for(PhysicalNet net : pip.getDrivenNets()) {
+ double newfrontier = frontier + (1/*pip.getCost(pn, net)*/ * (1.0+net.congestion));
+
+ if (net.load >= 1) newfrontier = newfrontier + 200;
+
+ if (net.distance <= newfrontier) continue;
+ pq.remove(net); // if already in there
+ net.distance = newfrontier;
+ pq.add(net);
+ needsReset.add(net);
+ net.backpointer = pn;
+ if (remainingDests.contains(net)) {
+ remainingDests.remove(net);
+ if (remainingDests.size()==0) break OUTER;
+ }
+ }
+ }
+
+ for(PhysicalNet dest : dests) {
+ PhysicalNet pn = dest;
+ while(pn != null && pn.backpointer != null) {
+ if (pn.distance != Double.MAX_VALUE) {
+ pn.distance = Double.MAX_VALUE;
+ pn.load++;
+ }
+ PhysicalPip pip = pn.getPipFrom(pn.backpointer);
+ pip.set(true);
+ pn = pn.backpointer;
+ }
+ // FIXME: check pn==source at this point
+ }
+
+ for(PhysicalNet pn : needsReset) {
+ pn.distance = Double.MAX_VALUE;
+ pn.backpointer = null;
+ }
+ }
+ public HashSet<PhysicalNet> allPhysicalNets = new HashSet<PhysicalNet>();
+ public class PhysicalNet implements Iterable<PhysicalPip>, Comparable<PhysicalNet> {
+ public double congestion = 0;
+ public int load = 0;
+ public double distance = Double.MAX_VALUE;
+ public PhysicalNet backpointer = null;
+
+ public int compareTo(PhysicalNet pn) {
+ double x = distance - pn.distance;
+ return distance > pn.distance
+ ? 1
+ : distance < pn.distance
+ ? -1
+ : 0;
+ }
+
+ private final HashSet<PhysicalPip> pips = new HashSet<PhysicalPip>();
+ public Iterator<PhysicalPip> iterator() { return pips.iterator(); }
+ private String name;
+ public PhysicalNet(String name) {
+ this.name = name;
+ allPhysicalNets.add(this);
+ }
+ public String toString() { return name; }
+ private void addPip(PhysicalPip pip) { pips.add(pip); }
+ public PhysicalPip getPipFrom(PhysicalNet pn) {
+ for(PhysicalPip pip : pn)
+ for(PhysicalNet pn2 : pip.getDrivenNets())
+ if (pn2==this)
+ return pip;
+ return null;
+ }
+ }
+
+ public abstract class PhysicalPip {
+ private PhysicalNet driver;
+ private PhysicalNet[] driven;
+ private String name;
+ private int defaultCost;
+ public String toString() { return name; }
+ public PhysicalNet getDriverNet() { return driver; }
+ public PhysicalNet[] getDrivenNets() { return driven; }
+ public int getCost(PhysicalNet in, PhysicalNet out) { return defaultCost; }
+ public PhysicalPip(String name, PhysicalNet driver, PhysicalNet[] driven) { this(name, driver, driven, 100); }
+ public PhysicalPip(String name, PhysicalNet driver, PhysicalNet[] driven, int defaultCost) {
+ this.name = name;
+ this.driver = driver;
+ this.driven = driven;
+ this.defaultCost = defaultCost;
+ if (driver != null) driver.addPip(this);
+ for(PhysicalNet pn : driven) pn.addPip(this);
+ }
+ public abstract void set(boolean connected);
+ }
+
+ }
+
+ private static int ret;
+ public static synchronized int scan(final Fpslic device, final Fpslic.Cell cell) {
+ try {
+ scan(device, cell, YLUT, true);
+ ((FtdiBoard)device).readBus(new FtdiBoard.ByteCallback() {
+ public void call(byte b) throws Exception {
+ ret = b;
+ synchronized(device) {
+ device.notifyAll();
+ }
+ }
+ });
+ synchronized(device) {
+ try {
+ device.wait();
+ } catch (Exception e) { throw new RuntimeException(e); }
+ }
+ scan(device, cell, YLUT, false);
+ return ret;
+ } catch (Exception e) { throw new RuntimeException(e); }
+ }
+
+ public static void scan(Fpslic dev, Fpslic.Cell cell, int source, boolean setup) {
+ if (setup) {
+ //if (source != NONE) cell.c(source);
+ if (cell.b()) cell.b(false);
+ if (cell.f()) cell.f(false);
+ }
+ if (cell.out(L3)!=setup) cell.out(L3, setup);
+ if (cell.vx(L3)!=setup) cell.v(L3, setup);
+
+ Fpslic.SectorWire sw = cell.vwire(L3);
+ //System.out.println("wire is: " + sw);
+
+ if (sw.row > (12 & ~0x3) && sw.north()!=null && sw.north().drives(sw))
+ sw.north().drives(sw, false);
+ while(sw.row > (12 & ~0x3) && sw.south() != null) {
+ //System.out.println(sw + " -> " + sw.south());
+ if (sw.drives(sw.south())!=setup) sw.drives(sw.south(), setup);
+ sw = sw.south();
+ }
+ if (sw.row < (12 & ~0x3) && sw.south() != null && sw.south().drives(sw))
+ sw.north().drives(sw, false);
+ while(sw.row < (12 & ~0x3) && sw.north() != null) {
+ //System.out.println(sw + " -> " + sw.north());
+ if (sw.drives(sw.north())!=setup) sw.drives(sw.north(), setup);
+ sw = sw.north();
+ }
+
+ //cell = dev.cell(19, 15);
+ cell = dev.cell(cell.col, 15);
+ /*
+ System.out.println("cell is " + cell);
+ cell.xlut(0xff);
+ cell.ylut(0xff);
+ cell.b(false);
+ cell.f(false);
+ cell.c(XLUT);
+ cell.out(L3, true);
+ cell.oe(NONE);
+ */
+ if (cell.hx(L3) != setup) cell.h(L3, setup);
+ if (cell.vx(L3) != setup) cell.v(L3, setup);
+ sw = cell.hwire(L3);
+
+ if (sw.west()!=null && sw.west().drives(sw)) { sw.west().drives(sw, false); }
+ while(sw.east() != null) {
+ //System.out.println(sw + " -> " + sw.east());
+ if (sw.drives(sw.east())!=setup) sw.drives(sw.east(), setup);
+ sw = sw.east();
+ }
+
+ }
+
+ public static void setInput(FlatNetlist fnl, Fpslic fpslic, String prefix, int val) {
+ for(int i=0; ; i++) {
+ FlatNetlist.Node n = fnl.top.get(prefix + "["+i+"]");
+ if (n==null && i==0) n = fnl.top.get(prefix);
+ if (n==null) return;
+ Fpslic.Cell c = n.getPlacement(fpslic);
+ c.c(XLUT);
+ c.b(false);
+ c.xlut((val & 0x1)==0 ? 0x00 : 0xff);
+ val = val >> 1;
+ }
+ }
+ public static int getOutput(FlatNetlist fnl, Fpslic fpslic, String prefix) {
+ int val = 0;
+ for(int i=0; ; i++) {
+ FlatNetlist.Node n = fnl.top.get(prefix+"["+i+"]");
+ if (n==null && i==0) n = fnl.top.get(prefix);
+ if (n==null) return val;
+ Fpslic.Cell c = n.getPlacement(fpslic);
+ c.xlut(LUT_SELF);
+ c.c(XLUT);
+ c.b(false);
+ fpslic.flush();
+ int scan = scan(fpslic, c);
+ val |= ((scan==0 ? 0 : 1) << i);
+ }
+ }
+
+
+}
\ No newline at end of file
g.draw(new Line2D.Double(x1, y1, x2, y2));
g.setStroke(new BasicStroke(1));
}
-
+ public void setFont(Font f) { g.setFont(f); }
+ public void drawString(String s, P p) { drawString(s, p.x, p.y); }
+ public void drawString(String s, double x, double y) {
+ g.drawString(s, (int)x, (int)y);
+ }
public void color(Color c) { g.setColor(c); }
public void color(int color) {
g.setColor(new Color((color >> 16) & 0xff,
private ArrayList<AffineTransform> transformStack =
new ArrayList<AffineTransform>();
+ public AffineTransform getTransform() { return g.getTransform(); }
public void pushTransform() {
transformStack.add(new AffineTransform(g.getTransform()));
}
import edu.berkeley.slipway.*;
import static com.atmel.fpslic.FpslicConstants.*;
import static com.atmel.fpslic.FpslicUtil.*;
+import static java.awt.event.KeyEvent.*;
import edu.berkeley.slipway.*;
import java.awt.*;
import java.awt.geom.*;
import javax.swing.*;
import static edu.berkeley.slipway.gui.GuiConstants.*;
-public class Gui3 extends Canvas implements MouseWheelListener, MouseMotionListener {
+public class Gui3 extends Canvas implements MouseWheelListener, MouseMotionListener, KeyListener {
Fpslic at40k;
FtdiBoard drone;
private int width;
private int height;
private int magnify = 0;
- private GuiCell[][] ca = new GuiCell[128][];
+ public GuiCell[][] ca = new GuiCell[128][];
private FtdiBoard ftdiboard;
public Gui3(Fpslic at40k, FtdiBoard drone) {
this(at40k, drone, 24, 24);
ca[x][y] = new GuiCell(at40k.cell(x, y));
addMouseWheelListener(this);
addMouseMotionListener(this);
+ addKeyListener(this);
}
public void mouseWheelMoved(MouseWheelEvent e) {
repaint();
}
+ Fpslic.Cell selectedCell = null;
public void _paint(Graphics2D g_) {
int SIZE = 100;
//g_.setStroke(new BasicStroke((float)1.0/SIZE));
g_.setRenderingHint(RenderingHints.KEY_ANTIALIASING, RenderingHints.VALUE_ANTIALIAS_ON);
g_.setRenderingHint(RenderingHints.KEY_RENDERING, RenderingHints.VALUE_RENDER_QUALITY);
G g = new G(g_);
+ g.pushTransform();
AffineTransform at = new AffineTransform();
at.translate(getWidth()/2, getHeight()/2);
at.scale(1, -1);
}
P mouse = new P(mousex, mousey);
mouse = mouse.inverseTransform(at);
+ selectedCell = null;
for(int x=0; x<ca.length; x++)
for(int y=0; y<ca[x].length; y++) {
R r = new R(SIZE*x, SIZE*y,
SIZE*(x+1), SIZE*(y+1));
- if (ca[x][y] != null)
+ if (ca[x][y] != null) {
+ if (r.contains(mouse)) selectedCell = ca[x][y].fpslicCell;
ca[x][y].draw(g, r, r.contains(mouse));
+ }
}
+ at = g.getTransform();
+ g.popTransform();
+
+ R statusArea = new R(0, getHeight() - 150, getWidth(), getHeight());
+ g.color(0x0);
+ statusArea.fill(g);
+
+ double keyboardRatio = ((double)keyboard1.getWidth(null)) / ((double)keyboard1.getHeight(null));
+ g.g.drawImage(keyboard1,
+ (int)statusArea.minx(),
+ (int)statusArea.miny(),
+ (int)((keyboardRatio * 150)),
+ (int)(150),
+ null);
+
+ statusArea = statusArea.plus(keyboardRatio * 150 + 10, 0, 0, 0);
+ Inspector.draw(g, statusArea, selectedCell);
+
+ // map
+ R map = new R(getWidth() - 150, getHeight() - 150, getWidth(), getHeight());
+ map = map.plus(5, 5, -5, -5);
+ double mapw = map.width() / width;
+ double maph = map.height() / height;
+ P p1 = new P(0, 0).inverseTransform(at);
+ P p2 = new P(getWidth(), getHeight()-150).inverseTransform(at);
+ p1 = p1.scale(map.width() / (SIZE*width));
+ p2 = p2.scale(map.width() / (SIZE*width));
+ R rv = new R(map.minx() + p1.x,
+ map.maxy() - p1.y,
+ map.minx() + p2.x,
+ map.maxy() - p2.y);
+ for(int x=0; x<width; x++)
+ for(int y=0; y<height; y++) {
+ R rc = new R(map.minx() + x * mapw,
+ map.miny() + y * maph,
+ map.minx() + (x+1) * mapw - 1,
+ map.miny() + (y+1) * maph - 1);
+ if (selectedCell != null && selectedCell.row==(height-y-1) && selectedCell.col==x) g.color(0xffff00);
+ else if (rc.within(rv)) g.color(0x006600);
+ else g.color(0x444444);
+ rc.fill(g);
+ }
+ g.color(0x00ff00);
+ rv.draw(g);
}
public void paint(Graphics g) { _paint((Graphics2D)g); }
}
int mousex;
int mousey;
+
+ private static Image keyboard1 =
+ Toolkit.getDefaultToolkit().createImage("images/keyboard1.png");
+ private static Image keyboard2 =
+ Toolkit.getDefaultToolkit().createImage("images/keyboard2.png");
+ private static Image keyboard3 =
+ Toolkit.getDefaultToolkit().createImage("images/keyboard3.png");
+
+ private boolean[] keys = new boolean[1024];
+ public void keyTyped(KeyEvent k) { }
+ public void keyReleased(KeyEvent k) {
+ keys[k.getKeyCode()] = false;
+ }
+ public void keyPressed(KeyEvent k) {
+ synchronized(this) {
+ keys[k.getKeyCode()] = true;
+ switch(k.getKeyCode()) {
+ case VK_1: {
+ if (selectedCell != null) {
+ selectedCell.ylut(0xff);
+ }
+ break;
+ }
+ case VK_0: {
+ if (selectedCell != null) {
+ selectedCell.ylut(0x00);
+ }
+ break;
+ }
+ case VK_C: {
+ if (selectedCell != null) {
+ selectedCell.ylut((LUT_SELF & ~LUT_OTHER) |
+ (LUT_Z & ~LUT_OTHER) |
+ (LUT_Z & LUT_SELF));
+ }
+ break;
+ }
+ /*
+ case VK_0: case VK_1: case VK_2: case VK_3: case VK_4: {
+ if (selectedCell != null) {
+ int plane = k.getKeyCode() - VK_0;
+ if (keys[VK_X]) selectedCell.xi(plane+L0);
+ else if (keys[VK_Y]) selectedCell.yi(plane+L0);
+ else if (keys[VK_O]) selectedCell.out(plane+L0, !selectedCell.out(plane+L0));
+ }
+ break;
+ }
+ */
+ }
+ }
+ }
}
public static final int BORDER_COLOR = 0x00BBBBBB;
public static final int BODY_COLOR = 0x00555555;
public static final int GLOBAL_WIRE_COLOR = 0x00008000;
+ public static final int DRIVEN_WIRE_COLOR = 0x00ff0000;
public static final int LOCAL_WIRE_COLOR = 0x000FF000;
public static final int XGATE_COLOR = 0x00800000;
public static final int YGATE_COLOR = 0x00000080;
private static final int LOCAL_ROUTING_CHANNEL_WIDTH = 7;
- private final Fpslic.Cell fpslicCell;
- private GuiGate xgate = new GuiGate();
- private GuiGate ygate = new GuiGate();
+ public boolean val = false;
+ public final Fpslic.Cell fpslicCell;
+ private GuiGate xgate = new GuiGate(this);
+ private GuiGate ygate = new GuiGate(this);
+
+ R gateArea = null;
public GuiCell(Fpslic.Cell fpslicCell) {
this.fpslicCell = fpslicCell;
}
private void drawGlobalRouting(G g, R r) {
- g.color(GLOBAL_WIRE_COLOR);
for(int i=1; i<6; i++) {
- g.line(r.corner(SW).translate(2*i,0),
- r.corner(NW).translate(2*i,0));
- g.line(r.corner(SW).translate(0,2*i),
- r.corner(SE).translate(0,2*i));
+ g.color(fpslicCell.out(L0 + i-1) && fpslicCell.vx(L0+i-1)
+ ? DRIVEN_WIRE_COLOR
+ : GLOBAL_WIRE_COLOR);
+ g.line(r.corner(SW).translate(2*i,0), r.corner(NW).translate(2*i,0));
+ g.color(fpslicCell.out(L0 + i-1) && fpslicCell.hx(L0+i-1)
+ ? DRIVEN_WIRE_COLOR
+ : GLOBAL_WIRE_COLOR);
+ g.line(r.corner(SW).translate(0,2*i), r.corner(SE).translate(0,2*i));
}
+
}
private void drawBody(G g, R r) {
if (xgate.disabled && ygate.disabled) return;
- R gateArea =
- xgate.gateArea =
- ygate.gateArea =
+ gateArea =
r.plus(12+LOCAL_ROUTING_CHANNEL_WIDTH,
12+LOCAL_ROUTING_CHANNEL_WIDTH,
-(4+LOCAL_ROUTING_CHANNEL_WIDTH),
}
private void drawGates(G g) {
- xgate.draw(g, XGATE_COLOR);
- ygate.draw(g, YGATE_COLOR);
+ xgate.draw(g, XGATE_COLOR, val ? XGATE_COLOR : 0xffffff);
+ ygate.draw(g, YGATE_COLOR, val ? YGATE_COLOR : 0xffffff);
}
}
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public class GuiGate {
+ private final GuiCell cell;
private GeneralPath gp = new GeneralPath();
int rotation = 1;
- R gateArea;
R r;
boolean disabled = false;
- public GuiGate() {
+ public GuiGate(GuiCell cell) {
+ this.cell = cell;
gp.moveTo(29.141f, 36.301f);
gp.lineTo(29.141f, 36.301f-7.161f);
gp.curveTo(27.71f, 11.24f, 23.413f, 9.45f, 14.82f, 0.5f);
gp.transform(AffineTransform.getScaleInstance(1.0/factor, -1.0/factor));
}
- public void draw(G g, int color) {
+ public void draw(G g, int color, int fill) {
if (disabled) return;
g.pushTransform();
- g.g.translate(gateArea.cx(), gateArea.cy());
+ g.g.translate(cell.gateArea.cx(), cell.gateArea.cy());
g.g.rotate((2 * Math.PI * rotation)/4);
- g.g.translate(-1 * gateArea.cx(), -1 * gateArea.cy());
+ g.g.translate(-1 * cell.gateArea.cx(), -1 * cell.gateArea.cy());
AffineTransform at = AffineTransform.getTranslateInstance(r.cx(), r.cy());
at.scale(r.getWidth(), r.getHeight());
- g.color(0xffffffff);
+ g.color(fill);
g.g.fill(gp.createTransformedShape(at));
g.color(color);
g.g.draw(gp.createTransformedShape(at));
public P getInput(int index) {
AffineTransform at = new AffineTransform();
- at.translate(gateArea.cx(), gateArea.cy());
+ at.translate(cell.gateArea.cx(), cell.gateArea.cy());
at.rotate((2 * Math.PI * rotation)/4);
- at.translate(-1 * gateArea.cx(), -1 * gateArea.cy());
+ at.translate(-1 * cell.gateArea.cx(), -1 * cell.gateArea.cy());
return new P(r.minx() + ((index + 1) * r.width()) / 4,
r.miny() - 3).transform(at);
}
public P getInputDest(int index) {
AffineTransform at = new AffineTransform();
- at.translate(gateArea.cx(), gateArea.cy());
+ at.translate(cell.gateArea.cx(), cell.gateArea.cy());
at.rotate((2 * Math.PI * rotation)/4);
- at.translate(-1 * gateArea.cx(), -1 * gateArea.cy());
+ at.translate(-1 * cell.gateArea.cx(), -1 * cell.gateArea.cy());
return new P(r.minx() + ((index + 1) * r.width()) / 4,
r.miny() + r.height()/2).transform(at);
}
return new P(dx+x, dy+y);
}
+ public P scale(double factor) {
+ return new P(x*factor, y*factor);
+ }
}
public class R {
private double x1, x2, y1, y2;
+ public R(P p1, P p2) { this(p1.x, p1.y, p2.x, p2.y); }
public R(double x1, double y1, double x2, double y2) {
this.x1 = x1;
this.x2 = x2;
default: return null;
}
}
+
+ public boolean within(R r) {
+ return minx() >= r.minx()
+ && miny() >= r.miny()
+ && maxx() <= r.maxx()
+ && maxy() <= r.maxy();
+ }
}
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projects / slipway.git / commitdiff
