electric/registersM.jelib

   1 # header information:
   2 HregistersM|8.09a
   3
   4 # Views:
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   6 Vlayout|lay
   7 Vschematic|sch
   8
   9 # External Libraries:
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  14
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  18
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  20
  21 LlatchGroupsK|latchGroupsK
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  23 LlatchesK|latchesK
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  25 LloopCountM|loopCountM
  26
  27 LorangeTSMC090nm|orangeTSMC090nm
  28
  29 LredFive|redFive
  30
  31 LwiresL|wiresL
  32
  33 # Tools:
  34 Ouser|DefaultTechnology()Sartwork|SchematicTechnology()Scmos90
  35 Oio|GDSOutputConvertsBracketsInExports()BF|GDSWritesExportPins()BT
  36
  37 # Technologies:
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  40 Tmocmos|ScaleFORmocmos()D100.0|SelectedFoundryFormocmos()STSMC
  41 Trcmos|ScaleFORrcmos()D1000.0
  42
  43 # Cell aTryA;1{lay}
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  52 X
  53
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  55 Caddr1in20Bx7;1{ic}||artwork|1189375869656|1235218656306|EI
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  82 X
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 194 Ein[1]|ain[1]|D5G2;|latch1in@31|in[1]|I
 195 Ein[2]|ain[2]|D5G2;|latch1in@32|in[1]|I
 196 Ein[3]|ain[3]|D5G2;|latch1in@33|in[1]|I
 197 Ein[4]|ain[4]|D5G2;|latch1in@34|in[1]|I
 198 Ein[5]|ain[5]|D5G2;|latch1in@35|in[1]|I
 199 Ein[6]|ain[6]|D5G2;|latch1in@36|in[1]|I
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 201 Eout[1]|aout[1]|D5G2;|latch1in@31|out[1]|O
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 208 Efire||D5G2;|pin@1||I
 209 Egnd||D5G2;|pinsVddG@0|gnd|G
 210 Egnd_1||D5G2;|pinsVddG@1|gnd|G
 211 Evdd||D5G2;|pinsVddG@0|vdd|P
 212 Evdd_1||D5G2;|pinsVddG@0|vdd_1|P
 213 Evdd_2||D5G2;|pinsVddG@1|vdd|P
 214 Evdd_3||D5G2;|pinsVddG@1|vdd_1|P
 215 X
 216
 217 # Cell addr1in20Bx7;1{sch}
 218 Caddr1in20Bx7;1{sch}||schematic|1188688057760|1235218536597|
 219 Iaddr1in20Bx7;1{ic}|addr1in2@0||17|11|||D5G4;
 220 Ngeneric:Facet-Center|art@0||0|0||||AV
 221 NOff-Page|conn@0||-10|0||||
 222 NOff-Page|conn@1||10|0||||
 223 NOff-Page|conn@2||-2|-9|||R|
 224 IlatchesK:latch1in20B;1{ic}|lat[1:7]|D5G3;Y4;|0|0|||D5G4;
 225 Ngeneric:Invisible-Pin|pin@0||1.5|29|||||ART_message(D5G6;)Saddr1in20Bx7
 226 Ngeneric:Invisible-Pin|pin@1||0.5|20|||||ART_message(D5G3;)Sies 29 December 2008
 227 Ngeneric:Invisible-Pin|pin@2||-0.5|24|||||ART_message(D5G4;)SHI control address register
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6425 Ex[11]@680232054|inA[11]|D5G2;|pins37m3@1|x[11]|O
6426 Ex[12]@856570055|inA[12]|D5G2;|pins37m3@1|x[12]|O
6427 Ex[13]@547647337|inA[13]|D5G2;|pins37m3@1|x[13]|O
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6435 Ex[21]@968964463|inA[21]|D5G2;|pins37m3@1|x[21]|I
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6523 X
6524
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6531 NOff-Page|conn@3||2.5|-3|||YRRR|
6532 Idata2in60Cx37;1{ic}|data2in6@0||4.5|5.5|||D5G4;
6533 IredFive:inv;1{ic}|inv@0||14.5|-10|X||D0G4;|ATTR_Delay(D5G1;NPX2;Y-2;)I100|ATTR_X(D5G1.5;NPX1.5;Y2;)S40|ATTR_drive0(P)Sstrong0|ATTR_drive1(P)Sstrong1
6534 InewDregister;1{ic}|newDregi@0||32.5|22|||D5G4;
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6536 Ngeneric:Invisible-Pin|pin@1||-1.5|23.5|||||ART_message(D5G3;)Sies 15 February 2009
6537 Ngeneric:Invisible-Pin|pin@2||-1.5|28.5|||||ART_message(D5G3;)SD register with linear in and out pins
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6552 Ngeneric:Invisible-Pin|pin@53||-39.5|8|||||ART_message(D3G2;)S["dp[1:37,B] = data predecessor","and its bonus bit, B","ps[1:20] = predicate stage"]
6553 Ishadow;1{ic}|shadow@0||3|-17|X||D5G4;
6554 IorangeTSMC090nm:wire90;1{ic}|wire90@0||1|-10|X||D0G4;|ATTR_L(D5G1;PUD)D4175.400000000001|ATTR_LEWIRE(P)I1|ATTR_layer(D5G1;NPY-1;)I1|ATTR_width(D5G1;NPY-2;)I3
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6577 X
6578
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6580 CnewPathReg;1{ic}||artwork|1189375651355|1235402457626|EI
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6609 X
6610
6611 # Cell newPathReg;1{lay}
6612 CnewPathReg;1{lay}||cmos90|1233578276999|1236828016991||ATTR_NCC(D5G3;NTY70;)S["exportsConnectedByParent vdd /vdd_[0-9]+/"]|DRC_last_good_drc_area_date()G1235006777277|DRC_last_good_drc_bit()I10|DRC_last_good_drc_date()G1235127483895
6613 Iaddr2in60Cx7;2{lay}|addr2in6@0||936|0|||D5G4;
6614 Iaddr2in60Cx7;2{lay}|addr2in6@1||-792|0|X||D5G4;
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8491
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