ships/Alu2.ship

   1 ship: Alu2
   2
   3 == Ports ===========================================================
   4 data  in:   in1
   5 data  in:   in2
   6 data  in:   inOp
   7
   8 data  out:  out
   9
  10 == Constants ========================================================
  11 ADD: add the two arguments; treat link as carry
  12 SUB: subtract the two arguments; treat link as carry
  13 MUL:
  14 DIV:
  15 MOD:
  16 REM:
  17 MAX:
  18 MIN:
  19 SORT: output min(in1,in2) followed by max(in1,in2) (FIXME: redundant?)
  20
  21 == TeX ==============================================================
  22 This ship is a two-input arithmetic unit.  It features several
  23 opcodes, such as {\tt ADD} and {\tt SUB}.  In my opinion, it is
  24 niftycool.
  25
  26 FIXME: implement all the link bit stuff
  27
  28 Use carry-in bit to create a selector?  Perhaps a waste of an ALU.
  29
  30 Carry-save / carry completion stuff.
  31
  32 Flags: zero, negative, overflow, ?
  33
  34 == Fleeterpreter ====================================================
  35 public void service() {
  36   if (box_in1.dataReadyForShip() &&
  37       box_in2.dataReadyForShip() &&
  38       box_inOp.dataReadyForShip() &&
  39       box_out.readyForItemFromShip()) {
  40       int a      = box_in1.removeDataForShip();
  41       int b      = box_in2.removeDataForShip();
  42       int op     = box_inOp.removeDataForShip();
  43       switch(op) {
  44           case 0: box_out.addDataFromShip(a+b); // ADD
  45               break;
  46           case 1: box_out.addDataFromShip(a-b); // SUB
  47               break;
  48           case 2: box_out.addDataFromShip(a*b); // MUL
  49               break;
  50           case 3: box_out.addDataFromShip(a/b); // DIV
  51               break;
  52           case 4: box_out.addDataFromShip(a%b); // REM
  53               break;
  54           default: box_out.addDataFromShip(0);
  55               break;
  56       }
  57   }
  58 }
  59
  60 == FleetSim ==============================================================
  61
  62 == FPGA ==============================================================
  63
  64   input  clk;
  65   `input(in1_r,    in1_a,    in1_a_,  [(`DATAWIDTH-1):0], in1_d)
  66   `input(in2_r,    in2_a,    in2_a_,  [(`DATAWIDTH-1):0], in2_d)
  67   `input(inOp_r,   inOp_a,   inOp_a_, [(`DATAWIDTH-1):0], inOp_d)
  68   `output(out_r, out_r_, out_a, [(`DATAWIDTH-1):0], out_d_)
  69
  70   `defreg(out_d_, [(`DATAWIDTH-1):0], out_d)
  71
  72   reg                    have_a;
  73   reg [(`DATAWIDTH-1):0] reg_a;
  74   reg                    have_b;
  75   reg [(`DATAWIDTH-1):0] reg_b;
  76   reg                    have_op;
  77   reg [(`DATAWIDTH-1):0] reg_op;
  78
  79   always @(posedge clk) begin
  80     if (!have_a) begin
  81       `onread(in1_r, in1_a) have_a = 1; reg_a = in1_d; end
  82       end
  83     if (!have_b) begin
  84       `onread(in2_r, in2_a) have_b = 1; reg_b = in2_d; end
  85       end
  86     if (!have_op) begin
  87       `onread(inOp_r, inOp_a) have_op = 1; reg_op = inOp_d; end
  88       end
  89
  90     if (have_a && have_b && have_op) begin
  91       case (reg_op)
  92         0: out_d = reg_a + reg_b;
  93         1: out_d = reg_a - reg_b;
  94         //2: out_d = reg_a * reg_b; // will not synthesize --AM
  95         //3: out_d = reg_a / reg_b; // will not synthesize --AM
  96         //4: out_d = reg_a % reg_b; // will not synthesize --AM
  97         default: out_d = 0;
  98       endcase
  99       `onwrite(out_r, out_a)
 100         have_a  = 0;
 101         have_b  = 0;
 102         have_op = 0;
 103       end
 104     end
 105   end
 106
 107 endmodule
 108
 109
 110
 111 == Contributors =========================================================
 112 Adam Megacz <megacz@cs.berkeley.edu>