src/edu/berkeley/fleet/fpga/ddr2/ddr2_usr_addr_fifo.v

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  35 //
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  40 //
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  43 //*****************************************************************************
  44 //   ____  ____
  45 //  /   /\/   /
  46 // /___/  \  /    Vendor: Xilinx
  47 // \   \   \/     Version: 2.3
  48 //  \   \         Application: MIG
  49 //  /   /         Filename: ddr2_usr_addr_fifo.v
  50 // /___/   /\     Date Last Modified: $Date: 2008/05/08 15:20:47 $
  51 // \   \  /  \    Date Created: Mon Aug 28 2006
  52 //  \___\/\___\
  53 //
  54 //Device: Virtex-5
  55 //Design Name: DDR2
  56 //Purpose:
  57 //   This module instantiates the block RAM based FIFO to store the user
  58 //   address and the command information. Also calculates potential bank/row
  59 //   conflicts by comparing the new address with last address issued.
  60 //Reference:
  61 //Revision History:
  62 //*****************************************************************************
  63
  64 `timescale 1ns/1ps
  65
  66 module ddr2_usr_addr_fifo #
  67   (
  68    // Following parameters are for 72-bit RDIMM design (for ML561 Reference
  69    // board design). Actual values may be different. Actual parameters values
  70    // are passed from design top module ddr2_sdram module. Please refer to
  71    // the ddr2_sdram module for actual values.
  72    parameter BANK_WIDTH    = 2,
  73    parameter COL_WIDTH     = 10,
  74    parameter CS_BITS       = 0,
  75    parameter ROW_WIDTH     = 14
  76    )
  77   (
  78    input          clk0,
  79    input          rst0,
  80    input [2:0]    app_af_cmd,
  81    input [30:0]   app_af_addr,
  82    input          app_af_wren,
  83    input          ctrl_af_rden,
  84    output [2:0]   af_cmd,
  85    output [30:0]  af_addr,
  86    output         af_empty,
  87    output         app_af_afull
  88    );
  89
  90   wire [35:0]     fifo_data_out;
  91    reg            rst_r;
  92
  93
  94   always @(posedge clk0)
  95      rst_r <= rst0;
  96
  97
  98   //***************************************************************************
  99
 100   assign af_cmd      = fifo_data_out[33:31];
 101   assign af_addr     = fifo_data_out[30:0];
 102
 103   //***************************************************************************
 104
 105   FIFO36 #
 106     (
 107      .ALMOST_EMPTY_OFFSET     (13'h0007),
 108      .ALMOST_FULL_OFFSET      (13'h000F),
 109      .DATA_WIDTH              (36),
 110      .DO_REG                  (1),
 111      .EN_SYN                  ("TRUE"),
 112      .FIRST_WORD_FALL_THROUGH ("FALSE")
 113      )
 114     u_af
 115       (
 116        .ALMOSTEMPTY (),
 117        .ALMOSTFULL  (app_af_afull),
 118        .DO          (fifo_data_out[31:0]),
 119        .DOP         (fifo_data_out[35:32]),
 120        .EMPTY       (af_empty),
 121        .FULL        (),
 122        .RDCOUNT     (),
 123        .RDERR       (),
 124        .WRCOUNT     (),
 125        .WRERR       (),
 126        .DI          ({app_af_cmd[0],app_af_addr}),
 127        .DIP         ({2'b00,app_af_cmd[2:1]}),
 128        .RDCLK       (clk0),
 129        .RDEN        (ctrl_af_rden),
 130        .RST         (rst_r),
 131        .WRCLK       (clk0),
 132        .WREN        (app_af_wren)
 133        );
 134
 135 endmodule