src/edu/berkeley/fleet/fpga/greg/Readme.txt

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   2 DDR2SDRAM MIG Core v1.2008.10.16 - by Greg Gibeling - Copyright 2005-2008 UC Berkeley
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   4 File:        $URL: svn+ssh://repositorypub@repository.eecs.berkeley.edu/public/Projects/GateLib/branches/dev/Firmware/DRAM/Hardware/DDR2SDRAM/MIG/Readme.txt $
   5 Version:     $Revision: 16601 $
   6 Author:      Greg Gibeling (http://gdgib.gotdns.com/~gdgib/)
   7 Copyright:   Copyright 2005-2008 UC Berkeley
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  11 Copyright (c) 2005-2008, Regents of the University of California
  12 All rights reserved.
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  14 Redistribution and use in source and binary forms, with or without modification,
  15 are permitted provided that the following conditions are met:
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  17     - Redistributions of source code must retain the above copyright notice,
  18         this list of conditions and the following disclaimer.
  19     - Redistributions in binary form must reproduce the above copyright
  20         notice, this list of conditions and the following disclaimer
  21         in the documentation and/or other materials provided with the
  22         distribution.
  23     - Neither the name of the University of California, Berkeley nor the
  24         names of its contributors may be used to endorse or promote
  25         products derived from this software without specific prior
  26         written permission.
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  28 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  29 ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  30 WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  31 DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR
  32 ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  33 (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  34 LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  35 ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  36 (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  37 SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
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  41 Licensing
  42         Note that the BSD license above only applies to this file and any changes to
  43         the MIG design after it was generated by CoreGen/MIG, not to the complete
  44         MIG generated core!
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  46 Board Instructions
  47         Set ML505 board to 200MHz -> 01001010 = 0x4A
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  49 Instructions for Updating MIG version
  50         Xilinx Webupdate (MIG gets updated a lot)
  51         Launch Coregen
  52         Create a project in any empty directory
  53                 ML505/Externals/DDR2CoreGen
  54                 May need to rename the mig_xx directory to match new core name
  55                 commit
  56                 delete all files from working copy only
  57         Project Settings
  58                 XC5VLX50T, FFG1136, -1C
  59                 Verilog Output, XST, NGC, B[n:m] busses
  60         Memories & Storage Elements -> Memory Interface Generator -> MIG2.3
  61                 Option1: Update the Design using MIG
  62                         You will need to provide the prj file & ucf
  63                         MIG will generate a complete new design with the same options
  64                 Option2: Recreate Design from Scratch
  65                         Page1
  66                                 Create a design
  67                                 Name: ???
  68                                 1 Controller
  69                         Page2 - No additional parts (why bother?)
  70                         Page3 - Use DDR2 SDRAM
  71                         Page4
  72                                 Speed: 266MHz
  73                                 Type: SODIMMs
  74                                 Part: MT4HTF3264HY-53E
  75                                 Width: 64b
  76                                 DataMask: Enable
  77                         Page5 (default)
  78                                 Burst Length: 4
  79                                 Burst Type: Sequential
  80                         Page6 (default)
  81                                 Output Drive Strength: Fullstrength
  82                                 RTT (nominal) - ODT: 75ohms
  83                                 Additive Latency (AL): 0
  84                         Page7
  85                                 Use DCM: disable
  86                                 DCI for DQ/DQS: Enable
  87                                 DCI for Address/Control: Disable
  88                                 SSTL for Address/Control: Class II
  89                                 Debug Signals: Disable
  90                         Page8 - Pin reservations, no change, empty on right
  91                         Page9 - Defaults
  92                         Page10 - Summary
  93                         Page11 - Accept license for sim models
  94                         Page12 - Ignore
  95                         Page13 - Design Notes (may want to print)
  96         Merge into SVN
  97                 can use diff to review changes
  98                 old version had ML505 overlay in it, make sure relevant changes stay (icon/ila/chipscope of course, but also the UCF!)
  99                 commit new version
 100         Merge into ML505/Hardware/DDR2SDRAM
 101                 Delete old files (make sure changes had been commited)
 102                 copy the user_design/RTL into Hardwre/DDR2SDRAM/MIG
 103                 Use diff to review changes
 104                 Make sure ML505 specific changes stick around
 105                         file not in MIG: ddr2_sdram.ucf
 106                         multiple changes: ddr2_sdram.v
 107                         rd_data_rden: ddr2_mem_if_top, ddr2_top, ddr2_usr_top, ddr2_usr_rd
 108                         rd_fifo_clear, wr_fifo_clear: ddr2_usr_rd, ddr2_usr_wr, ddr2_usr_top
 109                 Update DDR2SDRAM.v with any new parameters or signals
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