src/edu/berkeley/fleet/fpga/greg/ddr2_phy_dm_iob.v

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  43 //*****************************************************************************
  44 //   ____  ____
  45 //  /   /\/   /
  46 // /___/  \  /    Vendor: Xilinx
  47 // \   \   \/     Version: 2.3
  48 //  \   \         Application: MIG
  49 //  /   /         Filename: ddr2_phy_dm_iob.v
  50 // /___/   /\     Date Last Modified: $Date: 2008/05/21 14:53:09 $
  51 // \   \  /  \    Date Created: Wed Aug 16 2006
  52 //  \___\/\___\
  53 //
  54 //Device: Virtex-5
  55 //Design Name: DDR2
  56 //Purpose:
  57 //   This module places the data mask signals into the IOBs.
  58 //Reference:
  59 //Revision History:
  60 //*****************************************************************************
  61
  62 `timescale 1ns/1ps
  63
  64 module ddr2_phy_dm_iob
  65   (
  66    input  clk90,
  67    input  dm_ce,
  68    input  mask_data_rise,
  69    input  mask_data_fall,
  70    output ddr_dm
  71    );
  72
  73   wire    dm_out;
  74   wire    dm_ce_r;
  75
  76   FDRSE_1 u_dm_ce
  77     (
  78      .Q    (dm_ce_r),
  79      .C    (clk90),
  80      .CE   (1'b1),
  81      .D    (dm_ce),
  82      .R   (1'b0),
  83      .S   (1'b0)
  84      );
  85
  86   ODDR #
  87     (
  88      .SRTYPE("SYNC"),
  89      .DDR_CLK_EDGE("SAME_EDGE")
  90      )
  91     u_oddr_dm
  92       (
  93        .Q  (dm_out),
  94        .C  (clk90),
  95        .CE (dm_ce_r),
  96        .D1 (mask_data_rise),
  97        .D2 (mask_data_fall),
  98        .R  (1'b0),
  99        .S  (1'b0)
 100        );
 101
 102   OBUF u_obuf_dm
 103     (
 104      .I (dm_out),
 105      .O (ddr_dm)
 106      );
 107
 108 endmodule