src/edu/berkeley/fleet/fpga/greg/ddr2_usr_addr_fifo.v

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  35 //
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  40 //
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  42 // of this text at all times.
  43 //*****************************************************************************
  44 //   ____  ____
  45 //  /   /\/   /
  46 // /___/  \  /    Vendor: Xilinx
  47 // \   \   \/     Version: 2.3
  48 //  \   \         Application: MIG
  49 //  /   /         Filename: ddr2_usr_addr_fifo.v
  50 // /___/   /\     Date Last Modified: $Date: 2008/05/08 15:20:47 $
  51 // \   \  /  \    Date Created: Mon Aug 28 2006
  52 //  \___\/\___\
  53 //
  54 //Device: Virtex-5
  55 //Design Name: DDR2
  56 //Purpose:
  57 //   This module instantiates the block RAM based FIFO to store the user
  58 //   address and the command information. Also calculates potential bank/row
  59 //   conflicts by comparing the new address with last address issued.
  60 //Reference:
  61 //Revision History:
  62 //*****************************************************************************
  63
  64 `timescale 1ns/1ps
  65
  66 module ddr2_usr_addr_fifo #
  67   (
  68    // Following parameters are for 72-bit RDIMM design (for ML561 Reference
  69    // board design). Actual values may be different. Actual parameters values
  70    // are passed from design top module ddr2_sdram module. Please refer to
  71    // the ddr2_sdram module for actual values.
  72    parameter BANK_WIDTH    = 2,
  73    parameter COL_WIDTH     = 10,
  74    parameter CS_BITS       = 0,
  75    parameter ROW_WIDTH     = 14,
  76    parameter EN_SYN        = "FALSE"
  77    )
  78   (
  79    input          clk0,                 //ddr2 phy clock
  80    input          rst0,
  81    //start new port by xtan & gdgib
  82    input          af_clk,               //user side clock
  83    input          af_rst,               //user side reset
  84    //end new port by xtan & gdgib
  85    input [2:0]    app_af_cmd,
  86    input [30:0]   app_af_addr,
  87    input          app_af_wren,
  88    input          ctrl_af_rden,
  89    output [2:0]   af_cmd,
  90    output [30:0]  af_addr,
  91    output         af_empty,
  92    output         app_af_afull
  93    );
  94
  95   wire [35:0]     fifo_data_out;
  96    reg            rst_r;
  97
  98
  99   always @(posedge clk0)
 100      rst_r <= rst0;
 101
 102
 103   //***************************************************************************
 104
 105   assign af_cmd      = fifo_data_out[33:31];
 106   assign af_addr     = fifo_data_out[30:0];
 107
 108   //***************************************************************************
 109
 110   FIFO36 #
 111     (
 112      .ALMOST_EMPTY_OFFSET     (13'h0007),
 113      .ALMOST_FULL_OFFSET      (13'h000F),
 114      .DATA_WIDTH              (36),
 115      .DO_REG                  (1),
 116      .EN_SYN                  (EN_SYN),
 117      .FIRST_WORD_FALL_THROUGH ("FALSE")
 118      )
 119     u_af
 120       (
 121        .ALMOSTEMPTY (),
 122        .ALMOSTFULL  (app_af_afull),
 123        .DO          (fifo_data_out[31:0]),
 124        .DOP         (fifo_data_out[35:32]),
 125        .EMPTY       (af_empty),
 126        .FULL        (),
 127        .RDCOUNT     (),
 128        .RDERR       (),
 129        .WRCOUNT     (),
 130        .WRERR       (),
 131        .DI          ({app_af_cmd[0],app_af_addr}),
 132        .DIP         ({2'b00,app_af_cmd[2:1]}),
 133        .RDCLK       (clk0),
 134        .RDEN        (ctrl_af_rden),
 135        .RST         (rst_r | af_rst),
 136        .WRCLK       (af_clk),                   //changed by xtan: clk0 -> af_clk
 137        .WREN        (app_af_wren)
 138        );
 139
 140 endmodule