src/edu/berkeley/fleet/fpga/main.ucf

   1 ############################################################################
   2 ## This system.ucf file is generated by Base System Builder based on the
   3 ## settings in the selected Xilinx Board Definition file. Please add other
   4 ## user constraints to this file based on customer design specifications.
   5 ############################################################################
   6
   7 Net clk_pin LOC=J16;
   8 Net clk_pin IOSTANDARD = LVCMOS25;
   9 Net rst_pin LOC=H7;
  10 Net rst_pin PULLUP;
  11 Net rst_pin IOSTANDARD = LVCMOS33;
  12
  13 ### System level constraints
  14
  15 Net clk_pin TNM_NET = clk_pin;
  16 TIMESPEC TS_clk_pin = PERIOD clk_pin 10 ns HIGH 50%;
  17
  18 Net clk_unbuffered TNM_NET = clk_unbuffered;
  19 TIMESPEC TS_clk_unbuffered = PERIOD clk_unbuffered 20 ns;
  20
  21 Net rst_pin TIG;
  22
  23 NET "clk_pin"               TNM="SYS_CLK";
  24 #NET "*/*/clkgen/write_clk_u"    TNM="WRITE_CLK";
  25 #NET "*/*/clkgen/write_clk90_u"  TNM="WRITE_CLK";
  26 #NET "*/*/clkgen/read_clk_u"     TNM="READ_CLK";
  27 #TIMESPEC "TS_SYS_DDRREAD"=FROM "SYS_CLK" TO "WRITE_CLK" TIG;
  28 #TIMESPEC "TS_DDRREAD_SYS"=FROM "WRITE_CLK" TO "SYS_CLK" TIG;
  29 #TIMESPEC "TS_SYS_DDRWRITE"=FROM "SYS_CLK" TO "READ_CLK" TIG;
  30 #TIMESPEC "TS_DDRWRITE_SYS"=FROM "READ_CLK" TO "SYS_CLK" TIG;
  31 #TIMESPEC "TS_DDRREAD_DDRWRITE"=FROM "READ_CLK" TO "WRITE_CLK" TIG;
  32 #TIMESPEC "TS_DDRWRITE_DDRREAD"=FROM "WRITE_CLK" TO "READ_CLK" TIG;
  33
  34 net "vga_hsync" loc   = f9;
  35 net "vga_hsync" slew  = slow;
  36 net "vga_hsync" drive = 2;
  37
  38 net "vga_vsync" loc   = h10;
  39 net "vga_vsync" slew  = slow;
  40 net "vga_vsync" drive = 2;
  41
  42 net "vga_clkout"  loc ="c12";
  43 net "vga_clkout"  slew = fast;
  44 net "vga_clkout"  drive = 8;
  45
  46 net "vga_r<7>" loc ="h8";
  47 net "vga_r<6>" loc ="c5";
  48 net "vga_r<5>" loc ="h9";
  49 net "vga_r<4>" loc ="g12";
  50 net "vga_r<3>" loc ="g11";
  51 net "vga_r<2>" loc ="g10";
  52 net "vga_r<1>" loc ="f11";
  53 net "vga_r<0>" loc ="f10";
  54 net "vga_r<*>" slew = slow;
  55 net "vga_r<*>" drive = 2;
  56
  57 net "vga_g<7>" loc ="d5";
  58 net "vga_g<6>" loc ="d4";
  59 net "vga_g<5>" loc ="f8";
  60 net "vga_g<4>" loc ="e13";
  61 net "vga_g<3>" loc ="e12";
  62 net "vga_g<2>" loc ="e11";
  63 net "vga_g<1>" loc ="e9";
  64 net "vga_g<0>" loc ="e8";
  65 net "vga_g<*>" slew = slow;
  66 net "vga_g<*>" drive = 2;
  67
  68 net "vga_b<7>" loc ="c4";
  69 net "vga_b<6>" loc ="c3";
  70 net "vga_b<5>" loc ="d12";
  71 net "vga_b<4>" loc ="d11";
  72 net "vga_b<3>" loc ="d10";
  73 net "vga_b<2>" loc ="d9";
  74 net "vga_b<1>" loc ="c13";
  75 net "vga_b<0>" loc ="g8";
  76 net "vga_b<*>" slew = slow;
  77 net "vga_b<*>" drive = 2;
  78
  79 net "vga_*" iostandard = lvcmos33;
  80
  81
  82 Net uart_cts LOC=G6;
  83 Net uart_cts IOSTANDARD = LVCMOS33;
  84 Net uart_cts TIG;
  85 Net uart_rts LOC=F6;
  86 Net uart_rts IOSTANDARD = LVCMOS33;
  87 Net uart_rts TIG;
  88
  89 Net uart_in LOC=E6;
  90 Net uart_in IOSTANDARD = LVCMOS33;
  91 Net uart_in TIG;
  92 Net uart_in PULLUP;
  93
  94 Net uart_out LOC=D6;
  95 Net uart_out IOSTANDARD = LVCMOS33;
  96 Net uart_out TIG;
  97 Net uart_out PULLUP;
  98
  99 Net ddr1_Addr_pin<12> LOC=J24;
 100 Net ddr1_Addr_pin<12> IOSTANDARD = SSTL2_I;
 101 Net ddr1_Addr_pin<11> LOC=K26;
 102 Net ddr1_Addr_pin<11> IOSTANDARD = SSTL2_I;
 103 Net ddr1_Addr_pin<10> LOC=K24;
 104 Net ddr1_Addr_pin<10> IOSTANDARD = SSTL2_I;
 105 Net ddr1_Addr_pin<9> LOC=K23;
 106 Net ddr1_Addr_pin<9> IOSTANDARD = SSTL2_I;
 107 Net ddr1_Addr_pin<8> LOC=L26;
 108 Net ddr1_Addr_pin<8> IOSTANDARD = SSTL2_I;
 109 Net ddr1_Addr_pin<7> LOC=L25;
 110 Net ddr1_Addr_pin<7> IOSTANDARD = SSTL2_I;
 111 Net ddr1_Addr_pin<6> LOC=L24;
 112 Net ddr1_Addr_pin<6> IOSTANDARD = SSTL2_I;
 113 Net ddr1_Addr_pin<5> LOC=M23;
 114 Net ddr1_Addr_pin<5> IOSTANDARD = SSTL2_I;
 115 Net ddr1_Addr_pin<4> LOC=N24;
 116 Net ddr1_Addr_pin<4> IOSTANDARD = SSTL2_I;
 117 Net ddr1_Addr_pin<3> LOC=N23;
 118 Net ddr1_Addr_pin<3> IOSTANDARD = SSTL2_I;
 119 Net ddr1_Addr_pin<2> LOC=N22;
 120 Net ddr1_Addr_pin<2> IOSTANDARD = SSTL2_I;
 121 Net ddr1_Addr_pin<1> LOC=P22;
 122 Net ddr1_Addr_pin<1> IOSTANDARD = SSTL2_I;
 123 Net ddr1_Addr_pin<0> LOC=P24;
 124 Net ddr1_Addr_pin<0> IOSTANDARD = SSTL2_I;
 125 Net ddr1_BankAddr_pin<1> LOC=J26;
 126 Net ddr1_BankAddr_pin<1> IOSTANDARD = SSTL2_I;
 127 Net ddr1_BankAddr_pin<0> LOC=J25;
 128 Net ddr1_BankAddr_pin<0> IOSTANDARD = SSTL2_I;
 129 Net ddr1_CAS_n_pin LOC=D26;
 130 Net ddr1_CAS_n_pin IOSTANDARD = SSTL2_I;
 131 Net ddr1_CE_pin LOC=H14;
 132 Net ddr1_CE_pin IOSTANDARD = SSTL2_I;
 133 Net ddr1_CS_n_pin LOC=C27;
 134 Net ddr1_CS_n_pin IOSTANDARD = SSTL2_I;
 135 Net ddr1_RAS_n_pin LOC=D27;
 136 Net ddr1_RAS_n_pin IOSTANDARD = SSTL2_I;
 137 Net ddr1_WE_n_pin LOC=E27;
 138 Net ddr1_WE_n_pin IOSTANDARD = SSTL2_I;
 139 Net ddr1_DM_pin<0> LOC=F21;
 140 Net ddr1_DM_pin<0> IOSTANDARD = SSTL2_II;
 141 Net ddr1_DM_pin<1> LOC=G22;
 142 Net ddr1_DM_pin<1> IOSTANDARD = SSTL2_II;
 143 Net ddr1_DM_pin<2> LOC=E23;
 144 Net ddr1_DM_pin<2> IOSTANDARD = SSTL2_II;
 145 Net ddr1_DM_pin<3> LOC=G23;
 146 Net ddr1_DM_pin<3> IOSTANDARD = SSTL2_II;
 147 Net ddr1_DQS<0> LOC=F20;
 148 Net ddr1_DQS<0> IOSTANDARD = SSTL2_II;
 149 Net ddr1_DQS<1> LOC=G20;
 150 Net ddr1_DQS<1> IOSTANDARD = SSTL2_II;
 151 Net ddr1_DQS<2> LOC=G25;
 152 Net ddr1_DQS<2> IOSTANDARD = SSTL2_II;
 153 Net ddr1_DQS<3> LOC=F25;
 154 Net ddr1_DQS<3> IOSTANDARD = SSTL2_II;
 155 Net ddr1_DQ<0> LOC=E17;
 156 Net ddr1_DQ<0> IOSTANDARD = SSTL2_II;
 157 Net ddr1_DQ<1> LOC=E18;
 158 Net ddr1_DQ<1> IOSTANDARD = SSTL2_II;
 159 Net ddr1_DQ<2> LOC=F18;
 160 Net ddr1_DQ<2> IOSTANDARD = SSTL2_II;
 161 Net ddr1_DQ<3> LOC=G18;
 162 Net ddr1_DQ<3> IOSTANDARD = SSTL2_II;
 163 Net ddr1_DQ<4> LOC=F19;
 164 Net ddr1_DQ<4> IOSTANDARD = SSTL2_II;
 165 Net ddr1_DQ<5> LOC=E19;
 166 Net ddr1_DQ<5> IOSTANDARD = SSTL2_II;
 167 Net ddr1_DQ<6> LOC=D21;
 168 Net ddr1_DQ<6> IOSTANDARD = SSTL2_II;
 169 Net ddr1_DQ<7> LOC=E21;
 170 Net ddr1_DQ<7> IOSTANDARD = SSTL2_II;
 171 Net ddr1_DQ<8> LOC=G21;
 172 Net ddr1_DQ<8> IOSTANDARD = SSTL2_II;
 173 Net ddr1_DQ<9> LOC=H20;
 174 Net ddr1_DQ<9> IOSTANDARD = SSTL2_II;
 175 Net ddr1_DQ<10> LOC=J20;
 176 Net ddr1_DQ<10> IOSTANDARD = SSTL2_II;
 177 Net ddr1_DQ<11> LOC=J21;
 178 Net ddr1_DQ<11> IOSTANDARD = SSTL2_II;
 179 Net ddr1_DQ<12> LOC=K21;
 180 Net ddr1_DQ<12> IOSTANDARD = SSTL2_II;
 181 Net ddr1_DQ<13> LOC=L21;
 182 Net ddr1_DQ<13> IOSTANDARD = SSTL2_II;
 183 Net ddr1_DQ<14> LOC=J22;
 184 Net ddr1_DQ<14> IOSTANDARD = SSTL2_II;
 185 Net ddr1_DQ<15> LOC=H22;
 186 Net ddr1_DQ<15> IOSTANDARD = SSTL2_II;
 187 Net ddr1_DQ<16> LOC=C22;
 188 Net ddr1_DQ<16> IOSTANDARD = SSTL2_II;
 189 Net ddr1_DQ<17> LOC=C23;
 190 Net ddr1_DQ<17> IOSTANDARD = SSTL2_II;
 191 Net ddr1_DQ<18> LOC=C24;
 192 Net ddr1_DQ<18> IOSTANDARD = SSTL2_II;
 193 Net ddr1_DQ<19> LOC=C25;
 194 Net ddr1_DQ<19> IOSTANDARD = SSTL2_II;
 195 Net ddr1_DQ<20> LOC=D22;
 196 Net ddr1_DQ<20> IOSTANDARD = SSTL2_II;
 197 Net ddr1_DQ<21> LOC=D24;
 198 Net ddr1_DQ<21> IOSTANDARD = SSTL2_II;
 199 Net ddr1_DQ<22> LOC=D25;
 200 Net ddr1_DQ<22> IOSTANDARD = SSTL2_II;
 201 Net ddr1_DQ<23> LOC=C28;
 202 Net ddr1_DQ<23> IOSTANDARD = SSTL2_II;
 203 Net ddr1_DQ<24> LOC=F23;
 204 Net ddr1_DQ<24> IOSTANDARD = SSTL2_II;
 205 Net ddr1_DQ<25> LOC=F24;
 206 Net ddr1_DQ<25> IOSTANDARD = SSTL2_II;
 207 Net ddr1_DQ<26> LOC=F26;
 208 Net ddr1_DQ<26> IOSTANDARD = SSTL2_II;
 209 Net ddr1_DQ<27> LOC=G26;
 210 Net ddr1_DQ<27> IOSTANDARD = SSTL2_II;
 211 Net ddr1_DQ<28> LOC=H25;
 212 Net ddr1_DQ<28> IOSTANDARD = SSTL2_II;
 213 Net ddr1_DQ<29> LOC=H24;
 214 Net ddr1_DQ<29> IOSTANDARD = SSTL2_II;
 215 Net ddr1_DQ<30> LOC=E24;
 216 Net ddr1_DQ<30> IOSTANDARD = SSTL2_II;
 217 Net ddr1_DQ<31> LOC=E22;
 218 Net ddr1_DQ<31> IOSTANDARD = SSTL2_II;
 219 Net ddr1_Clk_pin LOC=F28;
 220 Net ddr1_Clk_pin IOSTANDARD = SSTL2_II;
 221 Net ddr1_Clk_n_pin LOC=E28;
 222 Net ddr1_Clk_n_pin IOSTANDARD = SSTL2_II;