src/edu/berkeley/fleet/slipway/fifo4.v

   1 `include "macros.v"
   2
   3 module fifo4 (clk,
   4               in_r,   in_a, in_d,
   5               out_r, out_a, out_d);
   6
   7   input clk;
   8   input in_r;
   9   input out_a;
  10   output in_a;
  11   output out_r;
  12   input [(`DATAWIDTH-1):0] in_d;
  13   output [(`DATAWIDTH-1):0] out_d;
  14
  15   wire [(`DATAWIDTH-1):0] d12;
  16   wire [(`DATAWIDTH-1):0] d23;
  17   wire [(`DATAWIDTH-1):0] d34;
  18
  19   fifostage s1(clk, in_r, in_a, in_d, r12, a12,     d12);
  20   fifostage s2(clk, r12,  a12,  d12,  r23, a23,     d23);
  21   fifostage s3(clk, r23,  a23,  d23,  r34, a34,     d34);
  22   fifostage s4(clk, r34,  a34,  d34,  out_r, out_a, out_d);
  23
  24 endmodule