12 input [(`PACKET_WIDTH-1):0] in_d;
13 output [(`PACKET_WIDTH-1):0] out_d;
15 wire [(`PACKET_WIDTH-1):0] d12;
16 wire [(`PACKET_WIDTH-1):0] d23;
17 wire [(`PACKET_WIDTH-1):0] d34;
19 fifostage s1(clk, in_r, in_a, in_d, r12, a12, d12);
20 fifostage s2(clk, r12, a12, d12, r23, a23, d23);
21 fifostage s3(clk, r23, a23, d23, r34, a34, d34);
22 fifostage s4(clk, r34, a34, d34, out_r, out_a, out_d);