reformatting

updates to saturateInstructionFifo()

14 Nov 2008

Renamed to marina.spi and marina.xml

Regressions run based upon 11 Nov 2008 design.

back up to 11 Nov 2008, Regressions run!

eliminate two counter ships that we do not need

decouple the insertion of shutdown commands from the readback of shutdown tokens

remove line we can no longer use (dip_peer.dock.getInstructionDestination isnt always the right place)

various comment/cleanups, no net effect

add extratokens option to shutdown code

re-order deliver() for more compact code

remove extraneous abortLoopIfTorpedoPresent() which was causing shutdown failures

better parenthesization in FpgaDock

fix awful c-flag bug in Memory.ship

implement port percolation

move main.ut into Makefile

cleanups in main.v

percolate ports for vga, ignore ddr2

enforce ordering on percolated ports

add port percolation, use it for DRAM.ship

add more methods to fake marins ship/dock object

add FlagFunction.evaluate()

14-nov

darcs-hash:20081114175440-5007d-02d257fbbf89da36fbe6a0897c24eda75a61240e.gz

07-nov

darcs-hash:20081114173329-5007d-b3d7b4cf98d527a15e9dd6c572740bd7ab438f4a.gz

include shiftReport in isFillStageFull()

Found bugs 5 and 6 today

revise testRequeueStage0to1

connect up olcZero to requeue

add testDescriptions.txt

create hardware bug list documenting known deficiencies.

update internal encoding of Flush instruction

add Predicate.evaluate() method

update internal encoding of Set Flags

add test 3005

correct error message in Z-flag test

NOP using set flags A=A, B=B works in torpedo test

add tests 3002-3004

fleetJKL-09nov08ss

rename getMyStateWire() to isFillStageFull()

clean up top-level module logic a bit

change olc_in to flag_z (single bit)

adjust comments

replace DATAWIDTH with WORDWIDTH

use connect instead of addPreCrap in FifoModule

tweak Verilog logic

re-enable bitgen DRC, disable unused ddr2 signals

use in.getBits() in FpgaDock

add Value.invertBits()

add Value.getBits(Mask)

use getBits(Value) instead of addPreCrap

add Trigger.invert()

change latchDriver from Latch to Value

remove unnecessary comment

eliminate direct access to handshake signals in FanoutModule

eliminate explicit torpedoWaiting state wire

replace addPreCrap() with noDriveLatches in FpgaDock.java

fix bug relating to zero-width ports

make getAck()/getReq() private, add isFull()

move serial port verilog files to mem directory

cleanup to main.v

replace addPreCrap() with noDriveLatches in FpgaDock.java

some updates to edu.berkeley.fleet.ir

adjust ships to use fill/drain/full/empty macros

fix fill/drain/full/empty macros

remove timescale.v, bram14.v, vram.v

move main.xst into Makefile

institute Z-flag in FpgaDock

change some tests to require only a single fifo ship

improve marina testing scripts

increase placer effort level in Makefile

increase opt_level in main.xst

omit tests if no ships of that type present

fix ArrayIndexOutOfBoundsException in FleetTwoFleet

change polarity of I-bit

20-sep

darcs-hash:20081107224120-5007d-4211a3a0c2d3d029bad391b322a2e74437b874df.gz

sendToken runs

testFlagAB runs

make sendToken work again

add tests 3000 and 3001

remove unnecessary comment, update failure message

test to count the outer loop counter

temporarily set capacitances in loopCountL:inMux to zero in order to allow load ILC to work.

got sendToken to work for the first time

Try testing OLC

add partial support for writeback to mergesort demo

proper outWrite port on MemoryModule

make DockOutPort deal with the case where it has no peer

make DockOutPort non-final

adjust mix of ships for "large" configuration

can get flags, ctrs

can get flags

ivanElec/fleetJKL-01nov08ss

add second and third Memory ships to the "large" configuration

set C-flag on Memory ship out port

add write capability to Process.MemoryModule

add Port.getTokensToAbsorb()

more sophisticated version of Process.verifyClean()

move setAutoflush() lines

lift restriction on torpedoing finite-count loops