removed unnecessary delay on driver input, resized transistors and used low-threshold inverrters to compensate

removed unnecessary delay on keeper input

removed one stage of delay, changed disable to disableLO

works in 4/2 GasP, new firing circuit, 60ps/stage

works

ok better

topology tweaks

works, more delay line shortening

works, shorter delay line (correction)

works, shorter delay line

works, but just barely -- really cutting it close!

works

works, took two inverters off of forward conditioning path

works, tweaked inverter size

works, slower delay line

works, shorter delay line

works, tweaked one transistor size

works with wire loads

work with even less delay

work with less delay

still works, smarter keepers

still works

still works

cleaned up omegaCounter fire module

add some comments

fix bug in encoding of SET instruction for Marina

update encoding of ABORT instruction for Marina

update encodings of predicate field

BitMask: change order of constructor arguments, add invert() method

add IS_INTERRUPTIBLE mask (sort of a hack)

rename tinyCounter to omegaCounter

tinyCounter: all loads work

add marina/ directory

fix typo in Instruction.Move.toString()

implement BitMask.apply()

add BitVector.and(),or(),not()

add MarinaDestination

add edu.berkeley.fleet.util.BitMask

new tinyCounter, uses only 44 transistors per bit

added tinyCounter.jelib

add fakeMarinaPadframe to aMarinaM.jelib

use fakeMarinaPadframe in marina-xml2.bsh

short together pins to make XML generator work

fine-tine the print_node_v except-line in cfg

add extra spice parameters for HSIM in header.hsp

fix typo in marina-xml1.bsh

use fakeMarinaPadframe in marina-netlist2.bsh

switch marina-netlist1.bsh from FileMenu to FileType for Electric 8.10a

marina-xml2.bsh: add explicit TDI/TDO port names

added exports to CR block to clean up ERC errors

add bee2-selectmap, to be dealt with later

shrink logo by one pixel in both dimensions, rotate logo by 180 degrees

touched edgesM and marina_padframe to clean up library read errors

update fillM

test script updates

added new crTest block to top level

counter fix from Ivan for scan generator

lvs, erc, drc clean

fix D-flag bug in kessels counter

capacitive-resistive measurement

add tpdn90g18_3.spi

newest files from ivan

fixed incorrect instantiation mistake; all tests pass now

fixed a drc error

fixed top-level fill cell

added vdd/gnd exports at corner of esd block

update from Adam

updates from Adam, plus DRC fixes

stuff

fixed ERC error in pads_north

fixed erc errors

changed config_input to fix DRC/ERC errors

deleted twinNand{lay} at Ivan's suggestion

kesselscounter passes ncc, drc

Created project settings to get the GDS layers correct.

kesselCounter layout complete, passes NCC and DRC

revised dummy exclusion layers for core

added Alex's ESD experiment (LVS fixes)

adding Alex's ESD experiment to top level

latest files from Ivan plus top-level hookup

broke out ripple-carry logic into a separate module, broke it down into transistors

remove inversion from kessels OLC scan (and special case from test code)

simplify ripple-carry logic

make test 6 harder

test updates for kessels counter

proper decoding of kessels OLC scan

better debugging messages on ProperStopper

add hsim gunk to header.hsp

kessels passes all tests, hsim+verilog

added fill

added fill

top level with ivan's fill

top level with ivan's fill

updates for kessels counter

changes for kesselsCounter, flip initial state of D-flag in verilog

checkpoint2: pre-sizing

checkpoint1

remove now-auto-generated files

add verilog/spice generation to marina.bsh

kessels bugfixes