DDR2 ship: works on ML509

Makefile: better filtering of error messages, do timing report, etc

switch from 33mhz clock to 100mhz clock

move ucf constraints into .ship files

remove old ucfs

remove synthesis attributes that xst doesnt understand

relocate PercolatedPort to edu.berkeley.fleet.two

update Makefile

add DDR2 controller, generated via MIG

switch to using patched ISE in /scratch/megacz/xilinx

add Dvi.ship

more predictable instance naming in Verilog.java

first pass at getting mergesort to run on the interpreter

switch host->fpga communication from 8-bit words to 6-bit words

switch fpga->host communication from 8-bit words to 6-bit words

added code to implement REVERSE_LATENCY using srl16

added code to implement FORWARD_LATENCY using srl16

use getReq()/getAck() in isFull()

do a mkdir-p on the remote host before trying to build

change rst to high-active

remove extraneous flag_z stuff from FpgaDock.java

fix strange update to c-flag based on flushing bit; I am not sure why this was the way it was, but it needed to be fixed

fix bug in Fpga implementation related to Dc latch and c-flag; was causing c-flag-determined-by-dc.test to fail

formatting

fix mismatch between Instruction.toString() and new grammar

add test tests/flags/c-flag-determined-by-dc.test

properly synchronize threads in InterpreterProcess

use BitVector.toLong() in InterpreterDock.peekDataForShip() to get proper sign-extension

fix bug in Alu.ship

make InterpreterDock c-flag depend on Dc bit, as it should

add commented-out versions of `drain_foo that do not work

eliminate need for a register for the _f flag in the Fpga version

do not drain a port unless it is currently full

remove `flush macro, fold it into `cleanup

deal with bootstrapping dependency while building a fresh checkout

update Makefile to be able to find .ship files

overhaul of interpreter, update ships to match; "make test" works now

update Context.java to new head/abort/tail scheme

bugfixes to tests discoverd while getting interpreter working again

inert formatting changes to tests/codebags/fun-with-codebags2.fleet

cleaner allocation of ships when a single InterpreterFleet is reused

only complain about lack of ships for non-FleetWithDynamicShips fleets

fix encoding error that only shows up when all-zeroes is a valid path

fix typo in Instruction.Abort.toString()

more pump=>dock renaming

add Mask.getvalAsBitVector(BitVector)

clean up torpedo tests

fix error where flag_d/flag_z were set incorrectly in FpgaDock

add BitVector.set(BitVector)

formatting fixes

move InterpreterDestination serial number into the Interpreter class

move the packet queue out of InterpreterDestination and into InterpreterDock

change internal uses of "port" to "dock"

minor reshuffling of InterpreterShip/InterpreterDock

make fields of InterpreterPath private

make fields of interpreter.Packet private, add access methods

add commented-out versions of new internal encoding

update to 03-Jan-2009 am33: head, abort, and d-flag

Merge branch 'master' of git://git.hcoop.net/git/crawshaw/fleet

Merge branch 'master' of /afs/research.cs.berkeley.edu/class/fleet/website/repos/fleet

move to ml505, import Greg\'s memory controller

massive overhaul of fpga code

add PACKET_IS_TOKEN mask

remove UCF lines for rts/cts

remove use of RTS/CTS in Server.java

chmod misc/program.sh

add BitVector.get(int,int)

remove use of uart_rts and uart_cts in ships/Debug, and overhaul it

minor updates to Makefile

eliminate use of the `XXX_draining macro

parameterize ${device} in Makefile

store .ship files in fleet.jar

add note that Parser.java is not a stable API

mark static functions as such

provide an interface for initializing an InterpreterProcess without spawning a processing thread

make the asm parser public

remove redundant isInputDock()

fix bug in Interpreter.getDestAddr()

fix bug in Mask.getvalAsBitVector()

use equalsZeroExtended for comparing paths

do not double-increment in InterpreterDestination

add BitVector.equalsZeroExtended()

Make several fields of the Interpreter non-private (for fgd)

Add DebugDock.java

Make InterpreterProcess public, add step() methods

Cause interpreter to return after one step if no instruction "on deck"; helps debugger.

add inverted-dc-bit-hack

update PATH_XXX encoding and fix DC bug

update predicate field encoding

comment in Memory.ship

cleanups to DRAM.ship

Makefile adjustments

clean up main.ucf

add MarinaPath.java

add CodeBag.java stub

remove extraneous bram14.v generator

total rewrite of Memory.ship FPGA code

add XIL_XST_HIDEMESSAGES=hdl_and_low_levels to Makefile

add fun-with-codebags2.fleet

eliminate use of bram14 in Memory.ship